發(fā)布時(shí)間：2018-11-06 16:08

【摘要】：隨著微電子工藝和技術(shù)的發(fā)展,高精度的模數(shù)轉(zhuǎn)換器(ADC)在民用市場和軍事領(lǐng)域的應(yīng)用越來越廣泛。對于加速度傳感器而言,基于Sigma-Delta(ΣΔ)調(diào)制技術(shù)的數(shù)字閉環(huán)接口電路對器件失配的敏感度較低,易于和數(shù)字芯片集成,是實(shí)現(xiàn)高性能加速度計(jì)接口電路的有效途徑之一。作為加速度計(jì)接口電路中關(guān)鍵模塊的ΣΔ調(diào)制器是制約其性能的主要瓶頸之一。本文針對高性能加速度計(jì)接口電路的應(yīng)用需求,完成高精度的ΣΔ調(diào)制器電路的研究和設(shè)計(jì)。本文首先比較了幾種低通ΣΔ調(diào)制器的特點(diǎn),選擇了一種四階單環(huán)的全前饋結(jié)構(gòu)作為本文的設(shè)計(jì)目標(biāo)。該結(jié)構(gòu)能夠減小積分器的輸出擺幅,不僅降低了整體功耗,還有利于減小系統(tǒng)的諧波失真。在Matlab的Simulink環(huán)境下對該系統(tǒng)建立非理想行為級模型,其中包含運(yùn)放非理想模型、開關(guān)非理想模型、運(yùn)放熱噪聲模型、KT/C噪聲模型等等。通過建模仿真優(yōu)化確定結(jié)構(gòu)參數(shù)以及運(yùn)放等模塊的設(shè)計(jì)參數(shù),為后級電路設(shè)計(jì)提供基礎(chǔ)。基于系統(tǒng)的量化噪聲傳遞函數(shù)和量化器的準(zhǔn)線性模型,利用根軌跡法對該高階系統(tǒng)的穩(wěn)定性進(jìn)行分析。通過非理想行為級建模確定設(shè)計(jì)參數(shù)后,在Spectre下對該調(diào)制器進(jìn)行模塊電路的設(shè)計(jì),包括積分器、比較器、開關(guān)電容求和電路、時(shí)鐘產(chǎn)生電路、一位DAC電路等等。為了抑制偶次諧波失真和共模干擾,采用全差分結(jié)構(gòu)進(jìn)行電路設(shè)計(jì)。全差分運(yùn)放的共模反饋環(huán)路采用開關(guān)電容電路實(shí)現(xiàn),降低共模反饋環(huán)路對輸出擺幅和運(yùn)放直流增益的影響。采用斬波穩(wěn)定技術(shù)來降低第一級積分器運(yùn)放1/f噪聲和失調(diào)對調(diào)制器輸出的影響�；跇�(biāo)準(zhǔn)的0.5μm CMOS工藝進(jìn)行整體仿真,調(diào)制器電路在1kHz帶寬內(nèi)信噪比為102dB,與行為級建模仿真結(jié)果相近,系統(tǒng)的動態(tài)范圍約為105dB。完成了版圖的設(shè)計(jì)、后仿真驗(yàn)證以及初步的測試工作。版圖的后仿真結(jié)果和電路仿真結(jié)果相接近。測試結(jié)果表明,在5V電源電壓下,采樣頻率為250kHz時(shí),系統(tǒng)功耗為20mW。其中,不帶斬波技術(shù)的調(diào)制器電路信噪比為89dB,帶斬波技術(shù)的調(diào)制器電路信噪比達(dá)到99dB,驗(yàn)證了斬波技術(shù)原理的正確性,完成了預(yù)期的設(shè)計(jì)目標(biāo)。
[Abstract]:With the development of microelectronic technology, high precision ADC (ADC) is widely used in civil market and military field. For the acceleration sensor, the digital closed-loop interface circuit based on Sigma-Delta (危 螖) modulation technology is less sensitive to device mismatch and easy to integrate with digital chip. It is one of the effective ways to realize the interface circuit of high performance accelerometer. 危 螖 modulator, which is the key module of accelerometer interface circuit, is one of the main bottlenecks to its performance. In order to meet the application requirement of high performance accelerometer interface circuit, the high precision 危 螖 modulator circuit is studied and designed in this paper. In this paper, the characteristics of several low-pass 危 螖 modulators are compared, and a four-order single-ring full-feedforward structure is chosen as the design objective of this paper. The structure can reduce the output swing of the integrator, which not only reduces the overall power consumption, but also helps to reduce the harmonic distortion of the system. In the Simulink environment of Matlab, the non-ideal behavioral level model of the system is established, which includes the non-ideal model of operational amplifier, the non-ideal model of switch, the noise model of operational heat release, the model of KT/C noise and so on. The structural parameters and the design parameters of the operational amplifier module are optimized by modeling and simulation, which provides the basis for the design of the lower stage circuit. Based on the quantization noise transfer function of the system and the quasilinear model of the quantizer, the stability of the high-order system is analyzed by the root locus method. After the design parameters are determined by non-ideal behavior level modeling, the modulator is designed under Spectre, including integrator, comparator, switched-capacitor summation circuit, clock generation circuit, one-bit DAC circuit and so on. In order to suppress even harmonic distortion and common-mode interference, a fully differential circuit is designed. The common-mode feedback loop of fully differential operational amplifier is realized by switched capacitor circuit to reduce the effect of common-mode feedback loop on output swing and DC gain of operational amplifier. The chopper stabilization technique is used to reduce the effect of the 1- / f noise and misalignment of the first stage integrator on the output of the modulator. The whole simulation based on the standard 0.5 渭 m CMOS process shows that the signal-to-noise ratio of the modulator circuit is 102 dB in the 1kHz bandwidth, which is close to the simulation result of the behavioral level modeling. The dynamic range of the system is about 105 dB. Completed layout design, post-simulation verification and preliminary testing work. The post-simulation results of layout are close to those of circuit simulation. The test results show that the power consumption of the system is 20 MW when the sampling frequency is 250kHz. The signal-to-noise ratio of the modulator circuit without chopping technique is 89 dB, and the signal-to-noise ratio of the modulator circuit with chopper technology is 99dB, which verifies the correctness of chopping technology and accomplishes the expected design goal.
【學(xué)位授予單位】：齊齊哈爾大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN761

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本文編號：2314779