【摘要】：三維片上網(wǎng)絡(3D Network on Chip,3D NoC)層間采用硅通孔(Through Silicon Vias, TSV)互聯(lián)。受限于制造工藝,芯片成品率隨互聯(lián)TSV數(shù)目的增加急劇降低,這不僅影響芯片通訊可靠性,甚至對3D NoC技術(shù)適用度提出嚴峻考驗。此外,芯片復雜度提高使得功耗問題日益凸顯,過大的功耗導致芯片溫度急劇升高,嚴重影響芯片可靠性和性能,增加芯片面積和封裝成本。針對成品率問題,本文提出一種容錯機制,當鏈路中部分TSV故障時,確保通訊正常。針對功耗問題,本文設計兩種低功耗編解碼電路來降低NoC功耗。本文主要工作如下：1.提出自適應位寬重組機制根據(jù)故障通道中功能正常的TSV數(shù)目,實現(xiàn)傳輸數(shù)據(jù)位寬的自適應重組,重組后的數(shù)據(jù)位寬與功能正常TSV數(shù)目一致,從而利用所有功能正常的TSV進行層間通訊。其核心電路設計為可以單周期完成數(shù)據(jù)移位和加載且移位位寬可變的移位寄存器,用以降低數(shù)據(jù)位寬重組時的操作周期,提高位寬重組效率。本文所設計電路提高了芯片成品率,降低了由于引入容錯電路帶來的傳輸延遲,其最大可以容忍(N-1/N)%的TSV故障率(N為TSV總數(shù)),相對已有容錯方法,傳輸延遲最大可以降低49%。2.設計實現(xiàn)兩種低功耗編解碼電路針對互連線自翻轉(zhuǎn),采用翻轉(zhuǎn)編碼算法,引入分組編碼思想,將數(shù)據(jù)分成4組分別應用編碼算法,達到一個較好的降低功耗效果。結(jié)合本項目中NoC所定義的數(shù)據(jù)包格式同時考慮到翻轉(zhuǎn)編碼算法對于連續(xù)數(shù)據(jù)表現(xiàn)較差的缺點,引入格雷碼組成聯(lián)合編碼。針對相鄰互連線間的耦合翻轉(zhuǎn),采用E/O BI編碼算法,細分編碼算法步驟,同時引入選通時鐘,同一時刻只有一個模塊工作,從而有效降低功耗。實驗結(jié)果表明,翻轉(zhuǎn)編碼降低了12.1%的NoC功耗,E/O BI編碼降低了13.7%的NoC功耗。
[Abstract]:Three-dimensional on-chip network (3 D Network on Chip,3D NoC) layers are interlinked by silicon through hole (Through Silicon Vias, TSV). Limited by the manufacturing process, the chip yield decreases sharply with the increase of the number of interconnected TSV, which not only affects the reliability of chip communication, but also puts forward a severe test to the applicability of 3D NoC technology. In addition, the increase of chip complexity makes the problem of power consumption increasingly prominent. Excessive power consumption leads to a sharp rise in chip temperature, which seriously affects the reliability and performance of the chip, and increases the chip area and packaging cost. In this paper, we propose a fault-tolerant mechanism to ensure the normal communication when some TSV faults occur in the link. Aiming at the problem of power consumption, this paper designs two low-power codec circuits to reduce NoC power consumption. The main work of this paper is as follows: 1. An adaptive bit width recombination mechanism is proposed to realize the adaptive recombination of the transmission bit width according to the number of TSV with normal function in the fault channel. The reconstructed data bit width is consistent with the normal number of TSV. Thus, all the normal functions of the TSV for interlayer communication. Its core circuit is designed as a shift register which can complete data shift and load in a single period and the shift bit width is variable to reduce the operation period of data bit width recombination and improve the efficiency of bit width recombination. The circuit designed in this paper improves the chip yield and reduces the transmission delay caused by the introduction of fault-tolerant circuits. The maximum TSV failure rate of (N-1N)% (N is the total number of TSV) can be tolerated. Compared with the existing fault-tolerant methods, the maximum transmission delay can be reduced by 49.2. The design and implementation of two low-power codec circuits for interconnection self-flipping, using the flipping coding algorithm, introducing the idea of block coding, the data are divided into four groups to apply the coding algorithm, to achieve a better power consumption reduction effect. Combined with the packet format defined by NoC in this project and taking into account the disadvantage of flipping coding algorithm for continuous data performance, the joint coding is composed of Graycode. In view of the coupling and flipping between adjacent interconnects, the E / O BI coding algorithm, the step of subdivision coding algorithm and the introduction of strobe clock are used to work with only one module at the same time, thus effectively reducing the power consumption. The experimental results show that the flip coding reduces NoC power consumption by 12.1%, and the E / O BI code reduces the NoC power consumption by 13.7%.
【學位授予單位】：合肥工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN47

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