【摘要】：實(shí)現(xiàn)高耐壓(BV)和低比導(dǎo)通電阻(Ron,sp)是功率器件設(shè)計(jì)的關(guān)鍵目標(biāo)和研究方向,但是,功率MOS的耐壓和比導(dǎo)通電阻之間存在著相互制約的2.5on,spRμBV關(guān)系,即“硅極限”。為了突破“硅極限”,同時(shí)克服常規(guī)場(chǎng)板技術(shù)的不足,本文提出了兩類積累型的低阻橫向功率MOS新結(jié)構(gòu)。正向?qū)顟B(tài),該結(jié)構(gòu)在漂移區(qū)形成多數(shù)載流子的積累層,形成從源端到漏端的連續(xù)的超低電阻電流通道;關(guān)斷耐壓狀態(tài),延伸柵場(chǎng)板調(diào)節(jié)漂移區(qū)的電場(chǎng)分布,從而提高耐壓。利用上述工作機(jī)理,器件的比導(dǎo)通電阻由漂移區(qū)中積累層電荷決定,不取決于漂移區(qū)的摻雜濃度,故無(wú)需考慮比導(dǎo)通電阻和耐壓的折衷關(guān)系,這就有效緩解了2.5on,spRμBV的“硅極限”問(wèn)題�；谏鲜龉ぷ鳈C(jī)理,文中提出了以下兩類橫向功率MOS新結(jié)構(gòu):(1)提出了一種積累型超低比導(dǎo)通電阻的U形柵LDMOS。仿真表明:新結(jié)構(gòu)在耐壓達(dá)到662 V時(shí),比導(dǎo)通電阻僅為12.4 m?·cm2,相比于同樣尺寸下的常規(guī)結(jié)構(gòu),新結(jié)構(gòu)的BV提高了88.6%且Ron,sp顯著下降了96.4%,且因電流主要由積累層輸運(yùn),比導(dǎo)通電阻不取決于漂移區(qū)的摻雜濃度,所以在器件優(yōu)化設(shè)計(jì)時(shí),器件耐壓達(dá)到最大時(shí)其優(yōu)值(FOM)也最高,打破了Ron,sp與耐壓BV之間的制約關(guān)系。結(jié)合U形柵和積累層的特點(diǎn),文中又討論了一種應(yīng)用于較低電壓領(lǐng)域的變形結(jié)構(gòu)。最后針對(duì)新結(jié)構(gòu)的器件進(jìn)行工藝流程設(shè)計(jì)。(2)提出了一種具有延伸柵的薄層SOI LDMOS。該結(jié)構(gòu)一方面采用襯底刻蝕技術(shù),突破SOI器件縱向耐壓的限制,且無(wú)需采用常規(guī)薄層SOI器件的漂移區(qū)線性摻雜技術(shù);另一方面,采用延伸柵場(chǎng)板結(jié)構(gòu)在漂移區(qū)形成多子積累層,同時(shí)利用延伸柵場(chǎng)板輔助耗盡漂移區(qū)而提高漂移區(qū)摻雜濃度,二者顯著降低器件比導(dǎo)通電阻。仿真表明,該器件耐壓達(dá)到695.6 V,比導(dǎo)通電阻僅為28.9 m?·cm2。最后,仿真優(yōu)化表明,新結(jié)構(gòu)耐壓隨著漂移區(qū)長(zhǎng)度的增加幾乎線性增大,且其摻雜濃度不變,因此,新結(jié)構(gòu)將拓寬SOI技術(shù)在高壓領(lǐng)域的應(yīng)用范圍。
[Abstract]:The realization of high voltage (BV) and low specific on-resistance (Ron,sp) is the key goal and research direction of power device design. However, there is a mutually restricted relationship between the voltage resistance and specific on-resistance of power MOS, that is, "silicon limit". In order to break through the "silicon limit" and overcome the shortcomings of conventional field plate technology, two kinds of accumulative low resistance transverse power MOS structures are proposed in this paper. In the positive through state, the structure forms an accumulation layer of most carriers in the drift region, which forms a continuous ultra-low resistance current channel from the source end to the drain end, turns off the voltage-resistant state, and extends the gate field plate to adjust the electric field distribution in the drift region, thus improving the voltage resistance. Based on the above working mechanism, the specific on-resistance of the device is determined by the accumulated layer charge in the drift region and does not depend on the doping concentration in the drift region, so it is unnecessary to consider the tradeoff between the specific on-resistance and the voltage resistance. This effectively alleviates the "silicon limit" problem of 2.5 OSPR 渭 BV. Based on the above working mechanism, two new types of transverse power MOS structures are proposed: (1) an accumulative U-gate LDMOS. with ultra-low specific on-resistance is proposed. The simulation results show that when the voltage is 662 V, the specific on-resistance of the new structure is only 12.4 m? cm2, compared with the conventional structure of the same size, the BV of the new structure is increased by 88.6%, and the Ron,sp of the new structure is significantly decreased by 96.4V, and the current is mainly transported by the accumulation layer. The specific on-resistance does not depend on the doping concentration in the drift region, so the optimal value of (FOM) is the highest when the device voltage reaches the maximum in the optimal design of the device, which breaks the restriction relationship between Ron,sp and BV. Combined with the characteristics of U-gate and accumulation layer, a deformed structure applied to low voltage field is also discussed in this paper. Finally, the process flow of the device with new structure is designed. (2) A thin layer SOI LDMOS. with extended gate is proposed. On the one hand, the substrate etching technique is used to break through the limitation of longitudinal voltage resistance of SOI devices, and the linear doping technique of drift region of conventional thin layer SOI devices is not used; on the other hand, the extended gate field plate structure is used to form a polyonic accumulation layer in the drift region. At the same time, the extended gate field plate is used to assist the depletion drift region to increase the drift region doping concentration, both of which can significantly reduce the specific on-resistance of the device. Simulation results show that the device can withstand voltage up to 695.6 V and its specific on-resistance is only 28.9 m? cm2.. Finally, the simulation results show that the voltage resistance of the new structure increases linearly with the increase of drift region length, and the doping concentration is constant. Therefore, the new structure will broaden the application range of SOI technology in high voltage field.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN386

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本文編號(hào)：2201645