本文選題：拆分型ADC + 逐次逼近　； 參考：《西安電子科技大學(xué)》2015年碩士論文

【摘要】：逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)相對流水線模數(shù)轉(zhuǎn)換器(Pipeline ADC)和Sigma-Delta模數(shù)轉(zhuǎn)換器,具有結(jié)構(gòu)簡單,功耗低,面積小等優(yōu)勢,在低頻和中頻,中等精度場合倍受歡迎。高精度SAR ADC廣泛地應(yīng)用于生物醫(yī)療設(shè)備,比如CAT掃描儀,便攜式血液分析儀,神經(jīng)傳感等設(shè)備,工業(yè)成像和無線通信等領(lǐng)域。由于電容失配導(dǎo)致的非線性誤差成為限制SAR ADC精度的主要因素。標(biāo)準(zhǔn)工藝中,沒有校準(zhǔn)和修調(diào)的SAR ADC能夠?qū)崿F(xiàn)的有效位數(shù)一般在12bit以下,校準(zhǔn)思想的誕生提升SAR ADC有效位數(shù)(ENOB)的空間。在工業(yè)界,高精度SAR ADC首先采用激光修條技術(shù)和特殊工藝來提高電容匹配精度,再利用校準(zhǔn)技術(shù)校準(zhǔn)電容失配帶來的誤差。和傳統(tǒng)模擬校準(zhǔn)相比較,數(shù)字校準(zhǔn)具有集成度高,面積小,收斂快等優(yōu)點(diǎn)。因此,數(shù)字校準(zhǔn)技術(shù)成為現(xiàn)在主流的校準(zhǔn)技術(shù)。本文首先闡述了SAR ADC的基本原理。分析了ADC性能參數(shù),詳細(xì)地介紹了拆分型ADC基本思想及其工作原理。然后,簡單介紹各種冗余位校準(zhǔn)算法工作過程,并推導(dǎo)出ADC權(quán)重可校準(zhǔn)需要滿足的條件。為了減小DAC電容網(wǎng)絡(luò)失配帶來的諧波影響,本論文提出一種新思路—將DWA算法用于DAC網(wǎng)絡(luò)中,實(shí)現(xiàn)ADC輸出一階整形。接著,通過對傳統(tǒng)“split ADC”后臺校準(zhǔn)算法原理分析,提出改進(jìn)型雅克比迭代方法。這種迭代方法具有結(jié)構(gòu)簡單,占用硬件資源少,容易實(shí)現(xiàn)等優(yōu)點(diǎn)。由于引入DWA算法,校準(zhǔn)算法能夠校準(zhǔn)各種類型的信號,如直流信號,隨機(jī)信號,連續(xù)信號和非連續(xù)信號。對ADC整體結(jié)構(gòu)和“split ADC”后臺校準(zhǔn)算法進(jìn)行行為級建模驗(yàn)證,校準(zhǔn)算法在600000次量化開始穩(wěn)定收斂,權(quán)重誤差在0.5LSB范圍之內(nèi)。系統(tǒng)的靜態(tài)特性明顯提高,校準(zhǔn)前ADC的DNL和INL分別為1.5LSB,20LSB,校準(zhǔn)后ADC的DNL和INL都在0.5LSB范圍之內(nèi)。隨后,論文詳細(xì)分析了采樣保持電路的工作原理,提出了一種新型底極板自舉采樣開關(guān),設(shè)計(jì)一款radix2且?guī)в?位冗余算法和DWA算法的電容陣列。此外,論文介紹了比較器失調(diào)校準(zhǔn)技術(shù),完成一款高精度低噪聲雙通路的比較器設(shè)計(jì)和仿真驗(yàn)證。本論文基于SMIC 0.18um 1P6M 3.3V標(biāo)準(zhǔn)CMOS工藝制造實(shí)現(xiàn)16位1MS/s SAR ADC。前仿表明:當(dāng)采樣頻率為1MS/S,輸入頻率為0.46582MHZ,擺幅為3.25V的差分信號時(shí),SAR ADC的無散動態(tài)范圍(SFDR)為102.8dB,有效位數(shù)(ENOB)為15.53位。
[Abstract]:The successive approximation analog-to-digital converter (SAR ADCA / D) is relatively pipelined A / D converter (pipeline ADCA / D) and Sigma-Delta A / D converter, which has the advantages of simple structure, low power consumption and small area. It is very popular in low frequency, medium frequency and medium precision situations. High-precision SAR ADC is widely used in biomedical equipment, such as cat scanner, portable blood analyzer, nerve sensor, industrial imaging and wireless communication. The nonlinear error caused by capacitance mismatch is the main factor that limits the precision of SAR ADC. In the standard process, the number of effective bits that can be realized without calibration and modification is generally below 12bit. The birth of calibration idea promotes the space of Enob. In industry, high precision SAR ADC firstly uses laser trimming technology and special technology to improve the accuracy of capacitance matching, and then uses calibration technology to calibrate the error caused by capacitor mismatch. Compared with traditional analog calibration, digital calibration has the advantages of high integration, small area and fast convergence. Therefore, digital calibration technology has become the mainstream calibration technology. In this paper, the basic principle of SAR ADC is introduced. The performance parameters of ADC are analyzed, and the basic idea and working principle of split ADC are introduced in detail. Then, the working process of various redundant bit calibration algorithms is briefly introduced, and the conditions that ADC weights can be calibrated are deduced. In order to reduce the harmonic effect caused by DAC capacitor network mismatch, this paper proposes a new idea, which is to apply DWA algorithm to DAC network to realize the first order shaping of ADC output. Then, by analyzing the principle of the traditional background calibration algorithm, an improved Jacobian iterative method is proposed. This iterative method has the advantages of simple structure, less hardware resources and easy implementation. With the introduction of DWA algorithm, the calibration algorithm can calibrate all kinds of signals, such as DC signal, random signal, continuous signal and discontinuous signal. The whole structure of split and the background calibration algorithm of "split ADC" are modeled and verified at behavioral level. The calibration algorithm starts to converge stably at 600000 quantization, and the weight error is within 0.5 LSB. The DNL and INL of ADC before calibration are 1.5 LSB-20 LSB. after calibration, DNL and INL of ADC are within 0.5LSB range. Then, the working principle of the sampling and holding circuit is analyzed in detail, and a new bottom pole bootstrap sampling switch is proposed, and a capacitive array with 4-bit redundancy algorithm and radix2 algorithm is designed. In addition, this paper introduces the offset calibration technology of comparator, and completes the design and simulation of a comparator with high precision and low noise. In this paper, 16 bit 1MS / s SAR ADCs is realized based on SMIC 0.18um 1P6M 3.3V standard CMOS process. The preform shows that when the sampling frequency is 1MS / S, the input frequency is 0.46582MHZ, and the amplitude is 3.25V, the non-dispersive dynamic range (SFDR) of SAR ADC is 102.8 dB, and the effective bit number is 15.53 bits.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN792

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本文編號：2039975