本文選題：驗證 + 驗證IP�。� 參考：《西安電子科技大學》2015年碩士論文

【摘要】：隨著集成電路制造工藝的快速進步,集成電路的復雜程度在飛速提升。市場的需求促進了超大規(guī)模SoC設計技術(shù)的成熟和進步。然而SoC復雜程度的提升帶來的是驗證工作難度的直線上升。為了使產(chǎn)品在市場上能夠占得先機,各大IC設計公司都在盡力縮短產(chǎn)品的設計周期。而當前芯片設計周期中70%以上時間分配給了驗證工作。因此縮短驗證工作的時間成了當務之急。鑒于當前SoC設計中集成了大量的IP,而只有經(jīng)過充分的頂層驗證才能保證這些IP被準確無誤的集成到芯片當中。要想減少這些IP頂層驗證所消耗的時間、提高驗證效率就要盡可能的為這些IP設計可重用的驗證環(huán)境以適應IP在不同項目間的移植。同時驗證環(huán)境應該盡可能的建立在較高的抽象層次上以增加激勵產(chǎn)生和響應檢查的自動化程度。USIM是現(xiàn)如今基帶芯片當中必不可少的一個IP,其頂層驗證耗時耗力。因此開發(fā)USIM驗證IP來簡化USIM驗證工作非常有意義。本文所做的工作是某基帶芯片系統(tǒng)級驗證工作的一部分。在對公司原有驗證需求和驗證環(huán)境進行認真研究和分析以后。本文做了如下工作:1)遵循USIM模塊的頂層驗證需求,通過對原有驗證環(huán)境的改良形成了一個自動化程度高和可重用性好的新型驗證環(huán)境。2)按照新的驗證環(huán)境的需求,運用UVM驗證方法學設計和實現(xiàn)了USIM驗證IP的驗證平臺結(jié)構(gòu)和組件。3)針對IC卡標準協(xié)議,對驗證IP的driver和monitor分別進行了復位響應、T0模式、T1模式三種數(shù)據(jù)傳輸方式的擴展性設計4)將設計好的驗證IP集成到新的驗證環(huán)境當中,并在該環(huán)境中進行USIM模塊的頂層系統(tǒng)級驗證。新的驗證環(huán)境通過使用驗證IP來產(chǎn)生SoC系統(tǒng)級驗證時候USIM模塊所需的外界激勵,同時對芯片的輸出響應做自動檢查。本文中所設計的驗證IP運用面向?qū)ο蟮乃枷?所有的組件都用類封裝。驗證平臺中組件間的數(shù)據(jù)傳遞抽象層次高。具有自動產(chǎn)生激勵,自動收集響應和檢查等諸多優(yōu)點。最后通過對驗證IP的集成使用和對仿真驗證結(jié)果的分析我們能夠得出結(jié)論:我們所設計的USIM驗證IP能夠充分滿足驗證需求。新的驗證環(huán)境大大降低了測試用例的開發(fā)難度,并具有可重用性好、容易使用、容易集成等優(yōu)點。實踐表明我們所設計的驗證IP能夠滿足不同項目、不同環(huán)境的需求。我們針對原有驗證環(huán)境的改變能夠極大提高驗證的自動化程度、提高驗證效率、縮短驗證周期。為其他IP驗證環(huán)境的開發(fā)提供示范作用。
[Abstract]:In order to improve the efficiency of verification , it is necessary to design and realize the verification of the system level of a baseband chip .
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN402

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本文編號：2013307