現(xiàn)今主流硅基工藝正在面臨一個(gè)工藝尺寸的不斷減小導(dǎo)致器件尺寸將達(dá)到臨界點(diǎn)的問題,從1980年代至今,器件工藝尺寸以近每18個(gè)月變化一倍的速度不斷的減小,工藝尺寸的不斷減小也是半導(dǎo)體行業(yè)得到迅猛發(fā)展的根本原因,尺寸的減小不僅一定程度上提升了器件的諸多性能,飛速增大著集成化程度,最重要的是大大降低了成本,在同樣尺寸的硅圓晶片上可生產(chǎn)的裸片數(shù)也變得越來越可觀,可以說這30年間半導(dǎo)體行業(yè)的迅猛發(fā)展離不開CMOS器件工藝尺寸的變化。隨著電子設(shè)備功能的不斷豐富,相關(guān)電子設(shè)備的功耗也在不斷的增大。如何降低相關(guān)集成電路的功耗,以真正補(bǔ)足芯片尺寸的縮小對(duì)芯片性能的提升帶來的所有利好方面已變得越來越重要。如何努力降低功耗也是當(dāng)今集成電路設(shè)計(jì)尤其是模擬集成電路設(shè)計(jì)相關(guān)從業(yè)人員面臨的最重要挑戰(zhàn)之一。本文主要是對(duì)高性能,低壓低功耗帶隙基準(zhǔn)電壓源電路的分析和設(shè)計(jì),并對(duì)每一部分電路進(jìn)行了細(xì)致的探討。首先對(duì)帶隙基準(zhǔn)源電路的工作原理進(jìn)行了詳盡的分析,包括傳統(tǒng)帶隙基準(zhǔn)電壓源電路結(jié)構(gòu)的分析,并指出了其不適應(yīng)低壓低功耗設(shè)計(jì)的缺陷所在,并提出了如何提高帶隙基準(zhǔn)電壓源電路的電源抑制比和溫度特性的相關(guān)技術(shù),并對(duì)帶隙基準(zhǔn)源電路的二階溫度補(bǔ)償技術(shù)進(jìn)行了系統(tǒng)而深入的分析。帶隙基準(zhǔn)電壓源電路的主要性能指標(biāo)就是電源抑制比和溫度抑制比,為了達(dá)到精準(zhǔn)而穩(wěn)定的帶隙基準(zhǔn)輸出就必須設(shè)法降低電源及溫度變化對(duì)基準(zhǔn)輸出的影響,文中電路結(jié)構(gòu)的改進(jìn)也始終是為了提高帶隙基準(zhǔn)電壓源電路的電源抑制比以及溫度特性。帶隙基準(zhǔn)電壓源電路中的電路可以大致包括三個(gè)部分,分別是啟動(dòng)電路,帶隙基準(zhǔn)核心電路和運(yùn)算放大電路,本文對(duì)帶隙基準(zhǔn)電壓源原理和相關(guān)改進(jìn)措施的介紹,正是始終貫穿著對(duì)這三部分電路所涉及到的技術(shù)細(xì)節(jié)而展開的,從如何實(shí)現(xiàn)低壓低功耗的設(shè)計(jì)要求,滿足SOC設(shè)計(jì)需求的角度,對(duì)各部分電路進(jìn)行改善。基準(zhǔn)核心電路采用電阻分壓技術(shù),運(yùn)算放大器采用襯底驅(qū)動(dòng)MOS管,分別是為了實(shí)現(xiàn)輸出可調(diào)以及降低電源電壓的目的,以實(shí)現(xiàn)SOC可配置應(yīng)用的設(shè)計(jì)要求以及實(shí)現(xiàn)低電源電壓低功耗的設(shè)計(jì)要求。電路結(jié)構(gòu)中存在的非理想因素也考慮在列,以達(dá)到更精準(zhǔn)的帶隙基準(zhǔn)輸出。采用兩級(jí)運(yùn)放,并在第二級(jí)采用共源輸出以提高輸出擺幅;采用pn結(jié)串聯(lián)支路的措施,減小運(yùn)算放大器電路失調(diào)的影響以減小基準(zhǔn)輸出電壓的誤差;二階溫度補(bǔ)償電路的改進(jìn),以消除雙極型晶體管的基極-射極壓降中非線性項(xiàng)的影響,以提高基準(zhǔn)輸出的精度。運(yùn)放中密勒補(bǔ)償電容,零位電阻的應(yīng)用,為了使運(yùn)放工作在正常的工作點(diǎn),達(dá)到理想的相位裕度。BEV文中對(duì)其他低壓低功耗技術(shù)手段也有簡介,如動(dòng)態(tài)閾值MOS管(DTMOS),浮柵技術(shù),但未能應(yīng)用于文中電路,因?yàn)槠洳⒉慌c標(biāo)準(zhǔn)CMOS工藝兼容,不能應(yīng)用于大規(guī)模集成電路,成本過高。對(duì)整體電路以及各部分電路的仿真與分析始終貫穿著各部分章節(jié),已驗(yàn)證仿真結(jié)果與設(shè)計(jì)預(yù)期是否相符。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN402

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本文編號(hào)：1997771