本文選題：異構(gòu)片上網(wǎng)絡(luò) + 無緩存路由��； 參考：《計(jì)算機(jī)科學(xué)》2017年03期

【摘要】：隨著集成電路工藝的迅速發(fā)展,傳統(tǒng)的片上網(wǎng)絡(luò)由于緩存引起芯片面積開銷和能耗增加,從而使得無緩存路由技術(shù)得到了廣泛關(guān)注。通過消除緩存,整體的流水線進(jìn)程大大得到簡化,性能得到提高。但當(dāng)網(wǎng)絡(luò)負(fù)載量較大時(shí),數(shù)據(jù)包被多次偏轉(zhuǎn)或誤傳,導(dǎo)致網(wǎng)絡(luò)的延遲增加,系統(tǒng)健壯性較差。針對片上網(wǎng)絡(luò)運(yùn)行應(yīng)用的多樣性,異構(gòu)網(wǎng)絡(luò)作為一種相對靈活的網(wǎng)絡(luò)結(jié)構(gòu),能有效地降低網(wǎng)絡(luò)的傳輸時(shí)延,提高系統(tǒng)性能。文中設(shè)計(jì)了無緩存NoC和帶緩存NoC兩種路由方式相結(jié)合的異構(gòu)片上網(wǎng)絡(luò),并匹配靜態(tài)路由算法和動態(tài)的自適應(yīng)路由算法(AFC)進(jìn)行數(shù)據(jù)包的傳輸。同時(shí),還提出了一種針對AFC的優(yōu)化算法(AFC-LP),其通過對無緩存路由計(jì)算的二次仲裁,進(jìn)一步降低了通信的平均時(shí)延,提高了網(wǎng)絡(luò)性能。實(shí)驗(yàn)表明,AFC-LP算法相比于傳統(tǒng)帶緩存的維序X-Y路由算法,片上網(wǎng)絡(luò)的平均延遲降低了28.4%,CPU每一時(shí)鐘周期內(nèi)所執(zhí)行的指令數(shù)IPC(Instruction Per Cycle)提升了10.4%。
[Abstract]:With the rapid development of integrated circuit technology, the traditional on-chip network caused the chip area overhead and the increase of energy consumption, thus making the non caching routing technology widely concerned. By eliminating the cache, the overall pipelining process is greatly simplified and the performance is higher. Deviation or miscommunication leads to the increase of network latency and the poor robustness of the system. As a relatively flexible network structure, the heterogeneous network can effectively reduce the network transmission delay and improve the system performance. In this paper, a non caching NoC and a cached NoC are designed to combine the two routing methods. On chip network, and matching static routing algorithm and dynamic adaptive routing algorithm (AFC) for data packet transmission. At the same time, an optimization algorithm (AFC-LP) for AFC is proposed, which can further reduce the average delay of communication and improve the network performance by two times arbitration without caching routing. The experiment shows that the AFC-LP algorithm is used in the experiment. Compared to the traditional cached X-Y routing algorithm, the average latency of the on-chip network is reduced by 28.4%, and the number of instructions executed by CPU in each clock cycle IPC (Instruction Per Cycle) improves the 10.4%.
【作者單位】： 北京工業(yè)大學(xué)計(jì)算機(jī)學(xué)院;
【基金】：國家自然科學(xué)基金(61202076,61202062)資助
【分類號】：TN47

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本文編號：1976806