本文選題：3D + NoC��； 參考：《合肥工業(yè)大學(xué)》2016年碩士論文

【摘要】：3D NoC是將3D技術(shù)與片上網(wǎng)絡(luò)相結(jié)合,集合了可擴展性強、集成度高、功耗低、延遲低等優(yōu)點。3D NoC的通信節(jié)點、資源節(jié)點通過互連線連接成為一個巨大的網(wǎng)絡(luò)�；ミB線包括router與router之間、IP核與router之間的普通數(shù)據(jù)鏈路,芯片與芯片之間垂直連接的TSV,還有一種特殊的互連線是指NoC測試外殼的旁路。因為工藝的不成熟,互連線容易在制造和使用的過程中出現(xiàn)故障。為保證3D NoC芯片的正常通信,本文為部分關(guān)鍵的數(shù)據(jù)鏈路的測試與容錯進行了深入研究。為了解決3D NoC中的通信問題、TSV失效、互連線短路等問題,需要對網(wǎng)絡(luò)中的互連線路進行測試。而3D IC的測試技術(shù)已經(jīng)成為3D芯片設(shè)計與制造的掣肘。如何避免TSV復(fù)雜測試結(jié)構(gòu)的可靠性問題、保證TSV測試的正確性已經(jīng)成為一個關(guān)鍵問題。本文中提出一種類似反彈機制的新的測試結(jié)構(gòu),通過在上下層添加硬件機制對TSV增加新的自測試結(jié)構(gòu),使我們能夠很方便的測出當前TSV是否故障,再通過冗余的TSV對TSV的故障進行容錯。本文中提出的新的結(jié)構(gòu)不需要復(fù)雜的硬件設(shè)備和上下兩層的頻繁交互,本文使用DC對測試結(jié)構(gòu)的面積進行仿真,使用pspice對功耗進行仿真,實驗結(jié)果表明本文中提出的測試結(jié)構(gòu)需要較小的面積開銷,和較低的功耗。目前采用IEEE 1500測試外殼的方法可以一定程度上解決NoC路由器測試的問題,但當測試外殼的旁路出現(xiàn)一個及以上的故障時,很可能導(dǎo)致一整條掃描鏈上的NoC路由器測試失敗。針對該問題,本文通過提出一個深度優(yōu)先最短路徑算法得到從固定的掃描輸入端到掃描輸出端的最短路徑,并通過提出的遞歸劃分逐步求精法對路徑進行篩選分塊排序,構(gòu)造多條掃描測試鏈將整個網(wǎng)絡(luò)中的路由器分開測試。本文給出了測試外殼旁路故障的診斷和容錯方法,使用節(jié)點分類測試方法實現(xiàn)對NoC路由器旁路故障的定位,并通過本文提出的測試外殼結(jié)構(gòu)實現(xiàn)對故障旁路的容錯。實驗證明本文提出的算法和結(jié)構(gòu)可以有效對測試外殼故障情況進行診斷,提高路由測試成功的可靠性,并且有效提高芯片的制造良率。
[Abstract]:3D NoC is a communication node which combines 3D technology with on-chip network and integrates the advantages of strong expansibility, high integration, low power consumption, low delay and so on. The resource node is connected into a huge network through interconnection. The interconnect includes a common data link between the IP core and the router between router and router, a vertical connection between the chip and the chip, and a special interconnection refers to the bypass of the NoC test shell. Because of the immaturity of the process, the interconnect is prone to malfunction in the process of manufacture and use. In order to ensure the normal communication of 3D NoC chip, this paper makes a deep research on the test and fault tolerance of some key data links. In order to solve the communication problems in 3D NoC, such as failure of NoC and short circuit of interconnection line, it is necessary to test the interconnection lines in the network. The testing technology of 3D IC has become a constraint in the design and manufacture of 3D chips. How to avoid the reliability problem of TSV complex test structure and ensure the correctness of TSV test has become a key problem. In this paper, a new testing structure is proposed, which is similar to the rebound mechanism. By adding a new self-test structure to the TSV by adding the hardware mechanism to the upper and lower layers, we can easily detect whether the current TSV is failing or not. Then the fault tolerance of TSV is carried out by redundant TSV. The new structure proposed in this paper does not require complex hardware and frequent interaction between the upper and lower layers. In this paper, DC is used to simulate the area of the test structure, and pspice is used to simulate the power consumption. The experimental results show that the proposed test structure requires less area overhead and lower power consumption. At present, the method of using IEEE 1500 to test the shell can solve the problem of NoC router testing to some extent, but if one or more faults occur in the bypass of the test shell, it may lead to the test failure of the NoC router on the whole scan chain. In order to solve this problem, we propose a depth-first shortest path algorithm to get the shortest path from the fixed scan input to the scanning output. Construct multiple scan test chains to test routers in the whole network separately. In this paper, the fault diagnosis and fault tolerance method of the test shell bypass is presented. The node classification test method is used to locate the bypass fault of the NoC router, and the fault tolerance of the fault bypass is realized through the structure of the test shell proposed in this paper. The experimental results show that the proposed algorithm and structure can effectively diagnose the fault of the test shell, improve the reliability of the successful routing test, and improve the manufacturing yield of the chip.
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN47

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本文編號：1892548