本文選題：數(shù)字下變頻器 + 坐標(biāo)旋轉(zhuǎn)數(shù)字式計(jì)算機(jī)　； 參考：《電子器件》2017年01期

【摘要】：針對(duì)寬帶通信雷達(dá)探測(cè)系統(tǒng)中高速率數(shù)據(jù)處理難度較大的問(wèn)題,設(shè)計(jì)了一種全流程并行化處理的高速率數(shù)字下變頻器,混頻模塊采用并行化的流水線坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算機(jī)(CORDIC)對(duì)來(lái)自A/D的高速采樣數(shù)據(jù)進(jìn)行分組處理,以降低單個(gè)通道的數(shù)據(jù)率;抽取濾波模塊采用多相濾波器進(jìn)一步將高階卷積網(wǎng)絡(luò)進(jìn)行并行化分解,減少不必要的乘累加運(yùn)算。實(shí)驗(yàn)結(jié)果表明:最大處理速率由原先的131 MHz提高到了255 MHz,改進(jìn)設(shè)計(jì)利用現(xiàn)有硬件條件大幅度提高了處理速度,減少了通帶內(nèi)信號(hào)的衰減。
[Abstract]:Aiming at the difficulty of high rate data processing in the detection system of wideband communication radar, a high rate digital downconverter is designed, in which the whole process is parallelized. In order to reduce the data rate of a single channel, the mixed-frequency module uses parallel pipelined rotated digital computer Cordic to process the high-speed sampling data from A- / D. In the decimation filtering module, the polyphase filter is used to decompose the higher order convolution network in order to reduce the unnecessary multiplicative and accumulative operation. The experimental results show that the maximum processing rate is increased from the original 131 MHz to 255 MHz. The improved design can greatly improve the processing speed and reduce the attenuation of the signal in the passband using the existing hardware conditions.
【作者單位】： 河南職業(yè)技術(shù)學(xué)院電氣工程系;安陽(yáng)師范學(xué)院物理與電氣工程學(xué)院;東南大學(xué)電氣工程學(xué)院;
【基金】：國(guó)家青年基金項(xiàng)目(51407027) 河南省科技廳科技計(jì)劃項(xiàng)目(142102210517)
【分類號(hào)】：TN773

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