本文選題：時(shí)序路徑 + FPGA接口時(shí)序測(cè)試　； 參考：《航天控制》2017年04期

【摘要】：針對(duì)航天高速高可靠FPGA接口時(shí)序測(cè)試,分析了FPGA接口類型及測(cè)試需求,介紹了一種基于時(shí)序路徑的FPGA接口時(shí)序測(cè)試方法,結(jié)合時(shí)序路徑模型,闡述了異步總線接口時(shí)序測(cè)試的測(cè)試流程和計(jì)算方法,并給出實(shí)際案例。該方法集成了功能仿真和靜態(tài)時(shí)序分析的優(yōu)點(diǎn),特別適合極限工況下的FPGA接口時(shí)序驗(yàn)證,已經(jīng)應(yīng)用到多個(gè)航天高可靠FPGA接口測(cè)試中,與傳統(tǒng)的動(dòng)態(tài)門級(jí)時(shí)序仿真相比,能顯著提高驗(yàn)證效率和測(cè)試覆蓋率。
[Abstract]:Aiming at timing testing of high speed and high reliability FPGA interface in aerospace, this paper analyzes the type and test requirement of FPGA interface, introduces a timing test method of FPGA interface based on timing path, and combines with timing path model.The test flow and calculation method of asynchronous bus interface timing test are described, and an actual example is given.This method integrates the advantages of functional simulation and static timing analysis, and is especially suitable for FPGA interface timing verification under limited working conditions. It has been applied to multiple spaceflight high-reliability FPGA interface testing, compared with the traditional dynamic gate timing simulation.It can significantly improve validation efficiency and test coverage.
【作者單位】： 北京航天自動(dòng)控制研究所;
【分類號(hào)】：TN791

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本文編號(hào)：1749644