本文選題：現(xiàn)場可編程門陣列　切入點(diǎn)：雙倍速率　出處：《沈陽工業(yè)大學(xué)學(xué)報》2016年03期 　論文類型：期刊論文

【摘要】：為了降低網(wǎng)絡(luò)接口緩存設(shè)計的開發(fā)難度和復(fù)雜度,對現(xiàn)有基于FPGA的DDR2虛擬FIFO設(shè)計進(jìn)行了改進(jìn).提出了以FPGA(EP4CGX150F672)為核心、DDR2(MT47H128M16RT-25E)為數(shù)據(jù)緩存、采用Qsys系統(tǒng)互聯(lián)及IPCORE輔助搭建設(shè)計的改進(jìn)方案,實(shí)現(xiàn)了DVB-IP分組TS流的快速緩存,平滑IP網(wǎng)絡(luò)抖動,避免了數(shù)據(jù)碼流丟失和延遲過大的問題.該設(shè)計方案在降低傳統(tǒng)設(shè)計難度和復(fù)雜度的背景下,具有良好的存儲器兼容性,同時具有系統(tǒng)資源豐富、容量大、成本低和開發(fā)周期短等優(yōu)點(diǎn),在眾多DVB行業(yè)的設(shè)備中使用后效果良好.
[Abstract]:In order to reduce the development difficulty and complexity of network interface cache design, the existing DDR2 virtual FIFO design based on FPGA is improved. An improved scheme is proposed, which takes FPGA EP4CGX150F672 as the core data cache, Qsys system interconnection and IPCORE aided design. The fast buffer of DVB-IP packet TS stream is realized, the jitter of IP network is smoothed, and the problems of data stream loss and delay are avoided. Under the background of reducing the difficulty and complexity of traditional design, the design scheme has good memory compatibility. At the same time, it has the advantages of rich system resources, large capacity, low cost and short development cycle.
【作者單位】： 成都工業(yè)學(xué)院通信工程學(xué)院;成都盟升科技有限公司遙感事業(yè)部;
【基金】：四川省教育廳基金資助項目(14ZA0288)
【分類號】：TN791

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