本文關(guān)鍵詞： 頻率合成 相位噪聲 鎖相環(huán) 級(jí)聯(lián)偏置　出處：《電子科技大學(xué)》2016年碩士論文　論文類型：學(xué)位論文

【摘要】：頻率合成器幾乎是所有電子系統(tǒng)都不可缺少的一部分。低相位噪聲和高頻率分辨率的寬帶頻率合成器可廣泛應(yīng)用于通信、雷達(dá)以及電子測(cè)試與測(cè)量系統(tǒng)中�；绢l率合成技術(shù)包括直接模擬頻率合成技術(shù)、直接數(shù)字頻率合成技術(shù)以及間接鎖相環(huán)頻率合成技術(shù),高性能的寬帶頻率合成器為了同時(shí)實(shí)現(xiàn)低相位噪聲和高分辨率等指標(biāo)通�；旌鲜褂昧硕喾N基本頻率合成技術(shù)。為了改善寬帶頻率合成器的相位噪聲性能,本文設(shè)計(jì)了一種級(jí)聯(lián)偏置鎖相環(huán)結(jié)構(gòu)。通過在鎖相環(huán)的反饋回路中引入多級(jí)混頻器級(jí)聯(lián),完全消除了鎖相環(huán)反饋回路中的分頻器,從而大大降低了環(huán)路帶寬內(nèi)的相位噪聲。為了驗(yàn)證級(jí)聯(lián)偏置鎖相環(huán)的優(yōu)異性能,本文中使用寬帶YIG調(diào)諧振蕩器(YTO)設(shè)計(jì)了一個(gè)測(cè)試電路。當(dāng)參考頻率固定為1600 MHz時(shí),所設(shè)計(jì)的級(jí)聯(lián)偏置鎖相環(huán)鑒相頻率固定為25MHz,可實(shí)現(xiàn)1950 MHz~5225 MHz、以50 MHz為間隔的66個(gè)頻率點(diǎn)輸出。為了獲得1600 MHz的點(diǎn)頻參考源設(shè)計(jì)了一個(gè)對(duì)100 MHz恒溫晶振(OCXO)輸出進(jìn)行16倍頻的倍頻鏈電路。級(jí)聯(lián)偏置鎖相環(huán)在輸出頻率為5225 MHz時(shí),測(cè)試出在帶內(nèi)100 kHz頻偏處的相位噪聲為-118 dBc/Hz。為了實(shí)現(xiàn)高頻率分辨率的目的,本文為級(jí)聯(lián)偏置鎖相環(huán)設(shè)計(jì)了一個(gè)輸出頻率范圍為1706 MHz~1750 MHz、頻率分辨率小于0.1 Hz的參考頻率源。當(dāng)兩個(gè)模塊連接在一起并配以相應(yīng)的自動(dòng)配置算法就實(shí)現(xiàn)了一個(gè)輸出頻率范圍為2106 MHz~5670 MHz、頻率分辨率小于1 Hz的寬帶頻率合成器。參考環(huán)路的參考源是16倍頻鏈輸出的1600 MHz點(diǎn)頻信號(hào)。在參考環(huán)路中,使用混頻-分頻法改善了直接數(shù)字頻率合成器(DDS)的雜散性能,使用偏置鎖相環(huán)的方式改善了相位噪聲性能。在參考環(huán)輸出頻率為1728 MHz時(shí),測(cè)試出相位噪聲在帶內(nèi)10 kHz和100 kHz頻偏處分別為-115 dBc/Hz和-121 dB/Hz�；诩�(jí)聯(lián)偏置鎖相環(huán)的寬帶頻率合成器在輸出頻率為2123.125 GHz和5 GHz時(shí)在帶內(nèi)10 kHz頻偏處分別測(cè)試出相位噪聲為-113 dBc/Hz和-110 dBc/Hz。
[Abstract]:Frequency synthesizers are an indispensable part of almost all electronic systems. Wideband frequency synthesizers with low phase noise and high frequency resolution can be widely used in communications. In radar and electronic testing and measurement systems, basic frequency synthesis techniques include direct analog frequency synthesis, direct digital frequency synthesis and indirect phase-locked loop frequency synthesis. In order to achieve low phase noise and high resolution at the same time, high performance broadband frequency synthesizer usually uses a variety of basic frequency synthesizer technology, in order to improve the phase noise performance of broadband frequency synthesizer, In this paper, a cascade bias PLL structure is designed. By introducing a multistage mixer cascade into the PLL feedback loop, the frequency divider in the PLL feedback loop is completely eliminated. The phase noise in the loop bandwidth is greatly reduced. In order to verify the excellent performance of the cascade bias PLL, a test circuit is designed using a wideband YIG tunable oscillator. When the reference frequency is fixed at 1600 MHz, The designed cascade bias phase-locked loop has a fixed frequency of 25 MHz, and can realize the output of 66 frequency points at 50 MHz interval. In order to obtain the point frequency reference source of 1600 MHz, a 100MHz constant temperature crystal oscillator (OCXO) output is designed. Frequency doubling circuit. Cascaded bias PLL with output frequency of 5225 MHz, The phase noise at the 100 kHz frequency offset in the band is -118 dBc / Hz. in order to achieve high frequency resolution, In this paper, a reference frequency source with output frequency range of 1706 MHz~1750 MHz and frequency resolution less than 0. 1 Hz is designed for cascaded biasing PLL. When the two modules are connected together and matched with the corresponding automatic configuration algorithm, an output frequency source is implemented. A broadband frequency synthesizer with a frequency resolution of less than 1 Hz in the output frequency range of 2106 MHz~5670 MHZ. The reference source of the reference loop is 1600 MHz point frequency signal output from the 16-fold frequency chain. The spurious performance of direct digital frequency synthesizer (DDS) is improved by using mixed-frequency divider method, and the phase noise performance is improved by using bias phase-locked loop. When the output frequency of reference loop is 1 728 MHz, It is found that the phase noise is -115 dBc/Hz and -121 dB / Hz at 10 kHz and 100 kHz frequency offset in the band, respectively. The wideband frequency synthesizer based on cascaded bias PLL is tested at 10 kHz frequency offset in the band at the output frequency of 2123.125 GHz and 5 GHz, respectively. The noise is -113 dBc/Hz and -110dBc / Hz.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN74

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本文編號(hào)：1549318