本文關鍵詞： 雙邏輯 AND/XOR門 Reed-Muller邏輯 低功耗　出處：《計算機輔助設計與圖形學學報》2017年03期 　論文類型：期刊論文

【摘要】：針對現(xiàn)有基于傳統(tǒng)布爾邏輯進行邏輯級功耗優(yōu)化的局限性,提出邏輯函數(shù)基于傳統(tǒng)布爾邏輯和Reed-Muller邏輯的雙邏輯門級圖形表示的功耗優(yōu)化方法.首先在邏輯級采用簡化有序二叉決策圖實現(xiàn)邏輯函數(shù)的雙邏輯表示;然后通過代數(shù)分解和布爾分解獲得雙邏輯門級表示,進而基于功耗成本估算進行門級功耗優(yōu)化;最后實現(xiàn)變量級和門級的兩層次的優(yōu)化方法.與學術界著名的ABC和工業(yè)界最先進的工具Design Compile(DC)進行比較的實驗結果表明,該方法均具有一定的優(yōu)勢.
[Abstract]:Aiming at the limitation of logic level power optimization based on traditional Boolean logic, This paper presents a power optimization method of logic function based on traditional Boolean logic and Reed-Muller logic. Firstly, a simplified ordered binary decision graph is used to realize the dual logic representation of logic function at logic level. Then the double logic gate level representation is obtained by algebraic decomposition and Boolean decomposition, and then the gate power consumption is optimized based on power cost estimation. Finally, the optimization method of variable level and gate level is realized. The experimental results show that this method has some advantages compared with the famous ABC and the most advanced industrial tool Design.
【作者單位】： 寧波大學電路與系統(tǒng)研究所;
【基金】：國家自然科學基金重點項目(61131001)
【分類號】：TN432

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本文編號：1513445