本文關鍵詞：45nm芯片銅互連結構低k介質層熱應力分析　出處：《半導體技術》2017年01期 　論文類型：期刊論文

  更多相關文章： 芯片封裝交互作用(CPI) 有限元分析 低介電常數(shù)介質 子模型 熱機械應力 nm芯片

【摘要】：采用銅互連工藝的先進芯片在封裝過程中,銅互連結構中比較脆弱的低介電常數(shù)(k)介質層,容易因受到較高的熱機械應力而發(fā)生失效破壞,出現(xiàn)芯片封裝交互作用(CPI)影響問題。采用有限元子模型的方法,整體模型中引入等效層簡化微小結構,對45 nm工藝芯片進行三維熱應力分析。用該方法研究了芯片在倒裝回流焊過程中,聚酰亞胺(PI)開口、銅柱直徑、焊料高度和Ni層厚度對芯片Cu/低k互連結構低k介質層應力的影響。分析結果顯示,互連結構中間層中低k介質受到的應力較大,易出現(xiàn)失效,與報道的實驗結果一致;上述四個因素對芯片低k介質中應力影響程度的排序為:焊料高度PI開口銅柱直徑Ni層厚度。
[Abstract]:In the packaging process of advanced chips using copper interconnection technology, the weak low dielectric constant (K) dielectric layer in copper interconnection structure is vulnerable to failure due to higher thermal mechanical stress. The problem of chip encapsulation interaction (CPI) is presented. Using the finite element submodel, the equivalent layer is introduced into the whole model to simplify the micro structure. Three-dimensional thermal stress analysis of 45nm process chip was carried out. The polyimide (Pi) opening and the diameter of copper column were studied during reverse reflux welding. The effect of solder height and Ni layer thickness on the low-k dielectric layer stress of the Cu-low k interconnect structure is analyzed. The results show that the stress in the intermediate layer of the interconnect structure is large and it is prone to failure. The experimental results are consistent with the reported results. The order of influence of the above four factors on the stress in low k medium is as follows: solder height Pi open copper column diameter Ni layer thickness.
【作者單位】： 復旦大學材料系;華進半導體封裝先導技術研發(fā)中心有限公司;
【基金】：國家科技重大專項資助項目(2014ZX02501)
【分類號】：TN405.97
【正文快照】： 2.華進半導體封裝先導技術研發(fā)中心有限公司,江蘇無錫,214135)0引言隨著特大規(guī)模集成電路(ultra large scale inte-gration,ULSI)的不斷發(fā)展,互連引線的寬度越來越小,出現(xiàn)了顯著的RC延遲問題[1]。為了降低RC延遲,在互連結構中采用銅和低介電常數(shù)(k)材料,分別代替鋁和Si O2作為

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本文編號：1388640