本文關(guān)鍵詞：45nm芯片銅互連結(jié)構(gòu)低k介質(zhì)層熱應(yīng)力分析　出處：《半導(dǎo)體技術(shù)》2017年01期 　論文類(lèi)型：期刊論文

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【摘要】：采用銅互連工藝的先進(jìn)芯片在封裝過(guò)程中,銅互連結(jié)構(gòu)中比較脆弱的低介電常數(shù)(k)介質(zhì)層,容易因受到較高的熱機(jī)械應(yīng)力而發(fā)生失效破壞,出現(xiàn)芯片封裝交互作用(CPI)影響問(wèn)題。采用有限元子模型的方法,整體模型中引入等效層簡(jiǎn)化微小結(jié)構(gòu),對(duì)45 nm工藝芯片進(jìn)行三維熱應(yīng)力分析。用該方法研究了芯片在倒裝回流焊過(guò)程中,聚酰亞胺(PI)開(kāi)口、銅柱直徑、焊料高度和Ni層厚度對(duì)芯片Cu/低k互連結(jié)構(gòu)低k介質(zhì)層應(yīng)力的影響。分析結(jié)果顯示,互連結(jié)構(gòu)中間層中低k介質(zhì)受到的應(yīng)力較大,易出現(xiàn)失效,與報(bào)道的實(shí)驗(yàn)結(jié)果一致;上述四個(gè)因素對(duì)芯片低k介質(zhì)中應(yīng)力影響程度的排序?yàn)?焊料高度PI開(kāi)口銅柱直徑Ni層厚度。
[Abstract]:In the packaging process of advanced chips using copper interconnection technology, the weak low dielectric constant (K) dielectric layer in copper interconnection structure is vulnerable to failure due to higher thermal mechanical stress. The problem of chip encapsulation interaction (CPI) is presented. Using the finite element submodel, the equivalent layer is introduced into the whole model to simplify the micro structure. Three-dimensional thermal stress analysis of 45nm process chip was carried out. The polyimide (Pi) opening and the diameter of copper column were studied during reverse reflux welding. The effect of solder height and Ni layer thickness on the low-k dielectric layer stress of the Cu-low k interconnect structure is analyzed. The results show that the stress in the intermediate layer of the interconnect structure is large and it is prone to failure. The experimental results are consistent with the reported results. The order of influence of the above four factors on the stress in low k medium is as follows: solder height Pi open copper column diameter Ni layer thickness.
【作者單位】： 復(fù)旦大學(xué)材料系;華進(jìn)半導(dǎo)體封裝先導(dǎo)技術(shù)研發(fā)中心有限公司;
【基金】：國(guó)家科技重大專(zhuān)項(xiàng)資助項(xiàng)目(2014ZX02501)
【分類(lèi)號(hào)】：TN405.97
【正文快照】： 2.華進(jìn)半導(dǎo)體封裝先導(dǎo)技術(shù)研發(fā)中心有限公司,江蘇無(wú)錫,214135)0引言隨著特大規(guī)模集成電路(ultra large scale inte-gration,ULSI)的不斷發(fā)展,互連引線的寬度越來(lái)越小,出現(xiàn)了顯著的RC延遲問(wèn)題[1]。為了降低RC延遲,在互連結(jié)構(gòu)中采用銅和低介電常數(shù)(k)材料,分別代替鋁和Si O2作為

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1 錢(qián)曉寧,鄭戟,李征帆;小波多分辨率分析改進(jìn)互連結(jié)構(gòu)電容提取[J];電子學(xué)報(bào);1999年05期

2 Kathleen Nargi-Toth;Pradeep Gandhi;丁志廉;;高密度互連結(jié)構(gòu)[J];印制電路信息;2000年12期

3 朱震海，，洪偉;超大規(guī)模集成電路中互連結(jié)構(gòu)的邏輯模型[J];電子學(xué)報(bào);1997年02期

4 鄭戟,李征帆;高速集成電路三維互連結(jié)構(gòu)電容參數(shù)的多重網(wǎng)格法提取[J];上海交通大學(xué)學(xué)報(bào);1998年04期

5 鄭戟,李征帆;高速電路中三維互連結(jié)構(gòu)頻變電感參數(shù)的提取[J];上海交通大學(xué)學(xué)報(bào);1999年01期

6 邵振海,洪偉;三維多導(dǎo)體互連結(jié)構(gòu)交擾問(wèn)題的時(shí)域分析[J];電子學(xué)報(bào);2000年02期

7 劉心松 ,彭壽全;分布式

本文編號(hào)：1388640