本文關(guān)鍵詞：FPGA并行時序驅(qū)動布局算法　出處：《計算機工程》2017年02期 　論文類型：期刊論文

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【摘要】：傳統(tǒng)的基于模擬退火的現(xiàn)場可編程門陣列(FPGA)時序驅(qū)動布局算法在時延代價的計算上存在一定誤差,已有的時序優(yōu)化算法能夠改善布局質(zhì)量,但增加了時耗。針對上述問題,提出一種基于事務(wù)內(nèi)存(TM)的并行FPGA時序布局算法TM_DCP。將退火過程分發(fā)至多線程執(zhí)行,利用TM機制保證共享內(nèi)存訪問的合法性,并將改進的時序優(yōu)化算法嵌入到事務(wù)中并發(fā)執(zhí)行。測試結(jié)果表明,與通用布局布線工具相比,8線程下的TM_DCP算法在總線長僅有輕微增加的情況下,關(guān)鍵路徑時延平均降低了4.2%,同時獲得了1.7倍的加速,且其執(zhí)行速度隨線程數(shù)的增加具有較好的可擴展性。
[Abstract]:There is a certain error in the time delay cost calculation of the traditional time sequence driven layout algorithm based on simulated annealing, and the existing timing optimization algorithm can improve the layout quality. In view of the above problems, a parallel FPGA timing layout algorithm based on transaction memory (TMTM) is proposed, which distributes the annealing process to multi-thread execution. The TM mechanism is used to guarantee the legitimacy of shared memory access, and the improved timing optimization algorithm is embedded into the transaction to execute concurrently. The test results show that the algorithm is compared with the general layout and routing tool. The TM_DCP algorithm under 8 threads can reduce the critical path delay by 4.2 times and obtain 1.7 times acceleration when the bus length is only slightly increased. And its execution speed increases with the number of threads has a better scalability.
【作者單位】： 國家數(shù)字交換系統(tǒng)工程技術(shù)研究中心;
【基金】：國家“863”計劃重大項目(2014AA01A704) 國家自然科學(xué)基金(61572520)
【分類號】：TN791
【正文快照】： 中文引用格式:張家齊,沈劍良,朱珂.FPGA并行時序驅(qū)動布局算法[J].計算機工程,2017,43(2):98-104.英文引用格式:Zhang Jiaqi,Shen Jianliang,Zhu Ke.Parallel Timing-driven Placement Algorithm for FPGA[J].Computer Engineering,2017,43(2):98-104.0概述現(xiàn)場可編程門陣列(Fi

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本文編號：1388659