任意波形發(fā)生器可以產(chǎn)生常規(guī)波形和用戶自定義波形,被廣泛應(yīng)用于現(xiàn)代測(cè)試領(lǐng)域中。但是隨著測(cè)試領(lǐng)域中對(duì)信號(hào)源的各種要求不斷提高,促使任意波形發(fā)生器朝著高采樣率、深存儲(chǔ)的方向發(fā)展。高采樣率在提高輸出信號(hào)帶寬的同時(shí)還有助于改善信號(hào)質(zhì)量,而更深的存儲(chǔ)深度能夠更好地描述波形細(xì)節(jié)、表現(xiàn)更為復(fù)雜的波形。本文對(duì)高速、深存儲(chǔ)波形合成相關(guān)內(nèi)容進(jìn)行研究,JESD204B接口的速度更快,數(shù)據(jù)管腳更少,被廣泛應(yīng)用于高速DAC;DDR3 SDRAM具有存儲(chǔ)容量大、訪問(wèn)速度快等優(yōu)點(diǎn),已成為數(shù)據(jù)高速、深存儲(chǔ)的重點(diǎn)研究對(duì)象�；谝陨锨闆r,設(shè)計(jì)最大存儲(chǔ)深度為4G個(gè)點(diǎn)、10GSPS采樣率、信號(hào)帶寬為2GHz的雙通道同步輸出任意波形合成模塊硬件電路,具體工作內(nèi)容如下:1、任意波形合成電路設(shè)計(jì)。根據(jù)DDR3 SDRAM的讀寫特點(diǎn),結(jié)合直接數(shù)字波形合成和直接數(shù)字頻率合成的結(jié)構(gòu)特點(diǎn)和優(yōu)缺點(diǎn),確定使用直接數(shù)字波形合成進(jìn)行任意波形合成,并采用“FPGA+DDR3 SDRAM+DAC”結(jié)構(gòu)實(shí)現(xiàn)。參照設(shè)計(jì)指標(biāo),選用JESD204B接口DAC,并根據(jù)該接口的確定性延遲特性和時(shí)鐘要求確定DAC同步方案和時(shí)鐘產(chǎn)生方案,進(jìn)行具體設(shè)計(jì),完成系統(tǒng)的硬件電路。2、FPGA邏輯設(shè)計(jì)。使用PCIe硬核實(shí)現(xiàn)FPGA與上位機(jī)的通信,以便上位機(jī)通過(guò)PCIe總線發(fā)送波形數(shù)據(jù)和波形合成命令等。使用AXI Crossbar對(duì)PCIe DMA的AXI4-MM接口進(jìn)行地址劃分,將波形數(shù)據(jù)存儲(chǔ)的通道接口經(jīng)過(guò)時(shí)鐘和數(shù)據(jù)寬度轉(zhuǎn)換后送給DDR3接口控制IP,實(shí)現(xiàn)DDR3 SDRAM波形數(shù)據(jù)存儲(chǔ)�；贏XI DMA IP完成DDR3 SDRAM數(shù)據(jù)讀操作設(shè)計(jì),并在SGDMA模式下實(shí)現(xiàn)讀取速率大于10GB/s。同時(shí),設(shè)計(jì)相應(yīng)的波形合成控制命令存儲(chǔ)、命令讀取模塊和描述符鏈生成模塊,按照自定義的波形合成命令產(chǎn)生SGDMA所需描述符鏈。最后,完成波形數(shù)據(jù)發(fā)送端和DAC同步控制控制的設(shè)計(jì),實(shí)現(xiàn)雙通道波形同步輸出。通過(guò)測(cè)試與驗(yàn)證表明:本文設(shè)計(jì)的任意波形合成模塊支持最高10GSPS采樣率;雙通道同步輸出任意波形和最高2GHz正弦波,且同步偏差小于25ps;最大4G個(gè)點(diǎn)存儲(chǔ)深度。
【學(xué)位單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TM935
【部分圖文】：

以下為 64ms，85℃~95℃為 32ms）內(nèi)向每個(gè) Rank 發(fā)送 8192 個(gè)刷新命令，發(fā)送兩個(gè)刷新命令的間隔為刷新周期的 1/8192，被定義為 tREFI；執(zhí)行 1 個(gè)刷新命令的時(shí)間取決于 DRAM 芯片的密度，被定義為 tFRC,表 2-2 列出了 DDR3 SDRAM 的刷新參數(shù)。若不考慮其他影響因素，則每個(gè)刷新周期內(nèi)最小的訪問(wèn)效率為（1-350/3900）*100%≈91.03%。表 2-2 DDR3 SDRAM 刷新參數(shù)SDRAM Density/GbNumberof BanksRowsper bankRows perRefresh per BanktREFI/ustRFC/ns0.5 8 8192 1 7.8/3.9 901 8 16384 2 7.8/3.9 1102 8 32768 4 7.8/3.9 1604 8 65536 8 7.8/3.9 2608 8 131072 16 7.8/3.9 350DDR3 讀操作過(guò)程為：（1）激活，當(dāng) Active 命令來(lái)時(shí)會(huì)同時(shí)并發(fā)含帶地址位，用于選擇 Bank 和列地址，其時(shí)序圖如圖 2-4 所示，其中 Bank[2:0]用于選擇 Bank，A0~Ai 用于選擇開(kāi)始的列地址，且在讀命令有效前須與 Active 命令有一個(gè)為 tRCD 的間隔。

圖 2-5 DDR3 SDRAM 讀操作時(shí)序圖（3）完成數(shù)數(shù)據(jù)傳輸后，需要將當(dāng)前 cache 的數(shù)據(jù)存儲(chǔ)整列并關(guān)閉當(dāng)前行，如果需要對(duì)同一 Bank 的另一行進(jìn)行操作，需要預(yù)充電命令 PRE 關(guān)閉當(dāng)前行，進(jìn)入Idle 狀態(tài)，等待激活命令。從上述過(guò)程中可知，在使用 DDR3 SDRAM 作為波形查找表時(shí)每次至少輸出32 個(gè)波形點(diǎn)，因此存入的波形數(shù)據(jù)點(diǎn)個(gè)數(shù)必須是 32 的整倍數(shù)，對(duì)于波形長(zhǎng)度小于32 個(gè)點(diǎn)的波形合成，需將單周期重復(fù)多次存儲(chǔ)以組合成 32 的整數(shù)倍波形點(diǎn)，且因?yàn)樾鑸?zhí)行要激活、充電、刷新等操作，會(huì)導(dǎo)致輸出的讀取不連續(xù)，因此使用 DDR3SDRAM 作為波形存儲(chǔ)器時(shí)，需要對(duì)讀出的數(shù)據(jù)進(jìn)行處理，使數(shù)據(jù)均勻連續(xù)發(fā)生。根據(jù) DDR3SDRAM 的工作狀態(tài)轉(zhuǎn)移、數(shù)據(jù)讀取特點(diǎn)以及上一小節(jié)中對(duì) DDFS和 DDWS 兩種不同的波形合成技術(shù)的介紹，可知 DDFS 采用的是抽點(diǎn)讀取波形數(shù)據(jù)的方式，當(dāng)其頻率控制字 FTW 不為 1 時(shí)，若使 DDR3 SDRAM 進(jìn)行順序讀取，則每次突發(fā)讀出的 32 個(gè)波形點(diǎn)數(shù)據(jù)會(huì)有一部分甚至全部為無(wú)效數(shù)據(jù)，若控制DDR3 SDRAM 進(jìn)行跳點(diǎn)讀取，容易促使 DDR3 SDRAM 進(jìn)行跨行讀取，導(dǎo)致其需

DAC 模塊設(shè)計(jì)由上一章節(jié)可知，在本設(shè)計(jì)中需要選擇的 DAC 主要要求為：支持子類 D204B 數(shù)據(jù)接口，單鏈路下最大支持 8 個(gè)通道且通道速率可達(dá) 12.5Gb/s，率至少為 12bit，具備 2 倍插值功能且更新速率可達(dá) 10GSPS。本文圍繞上述要求對(duì)市場(chǎng)上的 DAC 產(chǎn)品進(jìn)行了仔細(xì)篩選，只有 ADI 公916x 系列產(chǎn)品能滿足本文設(shè)計(jì)要求，其中的 AD9164 芯片是該公司的一款、高分辨率的數(shù)模轉(zhuǎn)換芯片，垂直分辨率為 16 位，直接射頻合成支持最PS 采樣率，集成旁路的可選 1/2/3/4/6/8/12/16/24 插值功能，DAC 更新速率GSPS，輸出電流在 8mA~38.76mA 內(nèi)可調(diào)，本文將使用兩片 AD9164 進(jìn)行轉(zhuǎn)換，輸出波形。AD9164 功能框圖如圖 3-1 所示，主要包括 DAC 數(shù)據(jù)接口、數(shù)字處理路外設(shè)接口(Serial Peripheral Interface, SPI)等，其中數(shù)據(jù)接口由 8 個(gè) JESD/并串轉(zhuǎn)換通道組成，支持類 0、子類 1，單通道速率為 1.5Gb/s~12.5Gb/s最大支持 100MHz 速率，用于對(duì)器件進(jìn)行狀態(tài)監(jiān)控和寄存器配置；數(shù)字包含插值模塊、由 48bit NCO 組成的正交調(diào)制器和反辛格模塊。

【參考文獻(xiàn)】

相關(guān)期刊論文 前10條

1 馬飛;劉琦;包斌;;基于FPGA的AXI4總線時(shí)序設(shè)計(jì)與實(shí)現(xiàn)[J];電子技術(shù)應(yīng)用;2015年06期

2 趙莉;劉超華;;軍事通信對(duì)抗發(fā)展現(xiàn)狀分析[J];數(shù)字技術(shù)與應(yīng)用;2014年08期

3 蒲杰;李貴勇;;基于AXI總線的DMA控制器的設(shè)計(jì)與實(shí)現(xiàn)[J];重慶郵電大學(xué)學(xué)報(bào)(自然科學(xué)版);2012年02期

4 何誠(chéng)剛;;高速任意波形發(fā)生器的設(shè)計(jì)[J];電子設(shè)計(jì)工程;2010年07期

5 田書林;周鵬;劉科;;基于分相存儲(chǔ)和多DAC偽插值的高速波形合成方法[J];電子測(cè)量與儀器學(xué)報(bào);2009年04期

6 劉祖深;;微波毫米波測(cè)試儀器技術(shù)的新進(jìn)展[J];電子測(cè)量與儀器學(xué)報(bào);2009年03期

7 杜華;任意波形發(fā)生器及其應(yīng)用[J];國(guó)外電子測(cè)量技術(shù);2005年01期

8 王永,劉志強(qiáng),劉碩;DDS在任意波形發(fā)生器中的應(yīng)用[J];儀表技術(shù);2001年04期

9 左磊,連小珉,班學(xué)鋼,蔣孝煜;雙RAM直接數(shù)字合成任意波形發(fā)生器微機(jī)插卡研制[J];清華大學(xué)學(xué)報(bào)(自然科學(xué)版);1999年02期

10 褚人乾,蔣興才,李永稀;多路并行260MHz直接數(shù)字式頻率合成器[J];無(wú)線電工程;1998年04期

相關(guān)碩士學(xué)位論文 前7條

1 曾進(jìn);4GSPS任意波形發(fā)生器數(shù)據(jù)產(chǎn)生模塊設(shè)計(jì)[D];電子科技大學(xué);2017年

2 鄭盛;任意波形發(fā)生模塊數(shù)字通道的設(shè)計(jì)與實(shí)現(xiàn)[D];電子科技大學(xué);2016年

3 董岱岳;基于FPGA的DDR3 SDRAM控制器設(shè)計(jì)[D];山東大學(xué);2015年

4 張銳敏;基于DDR2 SDRAM的任意波形發(fā)生模塊設(shè)計(jì)[D];電子科技大學(xué);2013年

5 沈洋西;基于動(dòng)態(tài)存儲(chǔ)的1.65Gbps數(shù)據(jù)產(chǎn)生模塊設(shè)計(jì)[D];電子科技大學(xué);2013年

6 鄧岳平;基于FPGA的任意波形發(fā)生器硬件系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)[D];江蘇大學(xué);2010年

7 陳躍;高速深存儲(chǔ)任意波形發(fā)生器數(shù)字系統(tǒng)設(shè)計(jì)[D];電子科技大學(xué);2009年

本文編號(hào)：2809990