本文選題：交流伺服系統(tǒng) + 電流環(huán)　； 參考：《華中科技大學學報(自然科學版)》2014年02期

【摘要】：在電流環(huán)的數學模型基礎上,分析了電流環(huán)帶寬與電流環(huán)路延時的關系,比較了幾種典型電流環(huán)時序下產生的延時,對電流采樣和PWM占空比更新時序進行了改進,并在FPGA中得到了具體的驗證和實現.實驗結果表明:這種改進的電流環(huán)時序克服了原有電流環(huán)時序的問題,能在不改變功率器件開關頻率和不損失輸出電壓能力的基礎上減小電流環(huán)路延時,從而提高電流環(huán)帶寬,改善電流環(huán)和速度環(huán)的控制性能.
[Abstract]:Based on the mathematical model of the current loop, the relationship between the current loop bandwidth and the current loop delay is analyzed, and the delay caused by several typical current loop timing is compared. The current sampling and PWM duty cycle updating timing are improved. It is verified and implemented in FPGA. The experimental results show that the improved current loop timing overcomes the original current loop timing problem and can reduce the current loop delay without changing the switching frequency of the power device and the output voltage ability, thus increasing the current loop bandwidth. Improve the control performance of current loop and speed loop.
【作者單位】： 華中科技大學機械科學與工程學院;廣州深圳市浩能科技有限公司;
【基金】：科技重大專項基金資助項目(2012ZX04001012) 廣東省部產學研重大專項基金資助項目(2012A090300012)
【分類號】：TM921.541

【參考文獻】

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【共引文獻】

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【二級參考文獻】

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本文編號：2001609