【摘要】：近幾年,隨著微電子技術(shù)的迅猛發(fā)展和半導(dǎo)體制造工藝的革新,存儲器技術(shù)得到快速發(fā)展。DDR1~DDR4工作電壓越來越低的發(fā)展趨勢,設(shè)計(jì)完善的DDR存儲器電源系統(tǒng)供電方案迫在眉睫。本文以多功能、大負(fù)載、高效率、快速瞬態(tài)響應(yīng)為目標(biāo)設(shè)計(jì)了一款降壓型DC-DC穩(wěn)壓器,滿足DDR存儲器電源系統(tǒng)供電和其他電源管理系統(tǒng)需求。本文首先闡述了降壓型DC-DC穩(wěn)壓器基本拓?fù)浣Y(jié)構(gòu)、組成器件和工作原理,對CCM、DCM和BCM穩(wěn)態(tài)特性進(jìn)行理論分析和公式推導(dǎo)。在對比分析其幾種典型控制模式優(yōu)缺點(diǎn)的基礎(chǔ)上設(shè)計(jì)了時間超前自適應(yīng)導(dǎo)通時間谷值電流�？刂�(AOTVCM)模式,其兼?zhèn)銫OT模式和電流模模式結(jié)構(gòu)簡單、穩(wěn)定性高、快速瞬態(tài)響應(yīng)、無需斜坡補(bǔ)償以及精確的電流檢測等性能優(yōu)點(diǎn)。設(shè)計(jì)了內(nèi)置偽PLL使系統(tǒng)可根據(jù)實(shí)際工作頻率偏離內(nèi)部時鐘OSC輸出參考頻率的程度自動調(diào)節(jié)功率管導(dǎo)通時間,抑制了信號傳輸延時、電路寄生效應(yīng)以及死區(qū)時間等引起的系統(tǒng)頻率波動問題,確保系統(tǒng)工作頻率單一,降低了EMI處理難度。設(shè)計(jì)了跨導(dǎo)線性環(huán)電路實(shí)現(xiàn)了系統(tǒng)工作頻率自適應(yīng)實(shí)時跟蹤內(nèi)部時鐘OSC輸出參考頻率,降低了內(nèi)置偽PLL電路設(shè)計(jì)難度。設(shè)計(jì)了外同步PLL,配合內(nèi)置偽PLL形成雙PLL控制系統(tǒng),實(shí)現(xiàn)了系統(tǒng)內(nèi)外頻率鎖定,確保芯片在雙相甚至多相并聯(lián)使用時頻率同步。此外,設(shè)計(jì)了內(nèi)外兩種軟啟動電路滿足不同使用環(huán)境對啟動時間的要求、寬擺幅誤差放大器實(shí)現(xiàn)芯片Sink和Source功能、輕載可選Burst模式提高轉(zhuǎn)換效率和全負(fù)載可選FCCM模式減小輸出電壓紋波。集成了過溫保護(hù)、過壓欠壓保護(hù)、限流保護(hù)等保護(hù)電路以確保芯片安全工作。本文設(shè)計(jì)了一款兼?zhèn)銼ink和Source自適應(yīng)導(dǎo)通時間控制的降壓型DC-DC穩(wěn)壓器芯片——XD1999B,以單片集成雙通道降壓型DC-DC穩(wěn)壓器和低噪聲Buffer為實(shí)現(xiàn)方式,提供DDR存儲器電源系統(tǒng)電源電壓V_(DDQ)、總線終端電壓V_(TT)以及參考電壓V_(TTREF)。并基于0.18μmBCD工藝,采用Cadence工作平臺spectre仿真工具完成了關(guān)鍵模塊電路設(shè)計(jì)與仿真驗(yàn)證和系統(tǒng)軟啟動、瞬態(tài)響應(yīng)性能、工作頻率特性仿真驗(yàn)證。仿真結(jié)果表明芯片具有500KHz~4MHz工作范圍和全負(fù)載跳變輸出電壓恢復(fù)時間小于25μs,實(shí)現(xiàn)了多功能、大負(fù)載、寬頻且頻率穩(wěn)定、快速瞬態(tài)響應(yīng)等設(shè)計(jì)目標(biāo)。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TM44
【圖文】：

R2R3M4 M5M1M2M6 M7M9C1圖4.2 VIN比例電流產(chǎn)生電路的 V-I 轉(zhuǎn)換電路以 OTA 誤差放大器和 M9形成負(fù)反饋系。該結(jié)構(gòu)輸入輸出阻抗較高，且能抑制電源噪聲對 M9漏確的比例關(guān)系。M10與 M11組成 2：1 電流鏡，將 VIN比性環(huán)電路。電流 IIN表達(dá)式為：3 30.1 0.052IN ININV VIR R

均呈現(xiàn)良好的正比關(guān)系。（a） （b）圖4.5 跨導(dǎo)線性環(huán)電路仿真曲線4.1.3 內(nèi)置偽 PLL 電流調(diào)整電路內(nèi)置偽 PLL 電流調(diào)整電路主要是由偽 PLL 組成框架（PFD、CP 以及 LPF）和 V-I 轉(zhuǎn)換電路。V-I 轉(zhuǎn)換模塊作為偽 PLL 核心部分，根據(jù)系統(tǒng)實(shí)際工作頻率偏離所設(shè)定工作頻的差值（表現(xiàn)為偽 PLL 輸出電壓 Vlpf的大�。┱{(diào)整電流 Iclk，并通過電流鏡比例鏡像疊加為調(diào)整電流 Iosc，實(shí)現(xiàn)對跨導(dǎo)線性環(huán)電路輸出電流 Ion調(diào)節(jié)，從而調(diào)節(jié)系統(tǒng)工作頻率直至和偽PLL頻率鎖定實(shí)現(xiàn)單一工作頻率。如圖4.6為電壓（Vlpf：0.3V~1.7V）轉(zhuǎn)電流（Iclk）V-I 轉(zhuǎn)換電路以及 Iclk和 ICLK比例鏡像電路。V-I 轉(zhuǎn)換電路由低壓共源共柵電流鏡 M5~M13和 OTA 以及 M9源隨負(fù)反饋結(jié)構(gòu)組成（該結(jié)構(gòu)已在前文闡述），使M9源端電位為偽PLL輸出電壓Vlpf。調(diào)整電流Iclk和電流ICLK再由M11~M13和M15~M17構(gòu)成的低壓共源共柵電流鏡按比例（2:1）疊加產(chǎn)生電流 Iosc。調(diào)整電流 Iclk表達(dá)式為：11.2lpfclkVI AR (4-3)V-I 轉(zhuǎn)換電路中增加由 M18、M19、M20和 C2以及 R3組合成 Vlpf初始值電路，為OTA 正相輸入端 Vlpf賦初始值（該初始值一般設(shè)置為頻率可編程范圍對應(yīng)的 Vlpf擺幅范圍中間值），減小 Vlpf隨頻率變化引起的變化范圍以及偽 PLL 框架中 LPF 輸出電壓不能太低

lpf成線性關(guān)系。圖4.7 內(nèi)置偽 PLL 電流調(diào)整電路仿真曲線4.1.4 時間超前自適應(yīng)導(dǎo)通時間 Ton產(chǎn)生電路時間超前自適應(yīng)導(dǎo)通時間 Ton產(chǎn)生電路由時間超前線性 Vcap_out產(chǎn)生電路、比較器輸入端選擇電路、快速高增益導(dǎo)通時間比較器以及邏輯電路組成。利用快速高增益導(dǎo)通時間比較器，將時間超前線性 Vcap_out產(chǎn)生電路輸出電壓 Vcap_out與比較器輸入端選擇電路輸出電壓 Von_out作比較，控制系統(tǒng)導(dǎo)通時間。實(shí)現(xiàn)時間超前自適導(dǎo)通時間 Ton

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本文編號：2786401