本文關(guān)鍵詞：無源超高頻標(biāo)簽芯片數(shù)字部分電路低耗設(shè)計(jì)與實(shí)現(xiàn)　出處：《杭州電子科技大學(xué)》2015年碩士論文　論文類型：學(xué)位論文

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【摘要】：射頻識別(RFID Radio Frequency Identification)是利用射頻信號對目標(biāo)物體進(jìn)行非接觸式自動識別的技術(shù),已經(jīng)廣泛應(yīng)用于物流跟蹤、身份鑒別、防偽等各行各業(yè)。超高頻射頻識別技術(shù)(UHF RFID)具有讀寫距離遠(yuǎn)、傳送速率快、成本低的優(yōu)勢,越來越引起人們的重視,到2017年將成為我國RFID市場的主流。無源UHF RFID標(biāo)簽芯片的一個關(guān)鍵指標(biāo)就是功耗,更低功耗的標(biāo)簽芯片性能更加優(yōu)越,可以在更遠(yuǎn)的距離上工作。因此,本文重點(diǎn)研究UHF RFID芯片數(shù)字基帶處理器的低功耗設(shè)計(jì),具有一定的工程參考價值。首先,本文介紹CMOS功耗產(chǎn)生的基本原理,并結(jié)合超高頻電子標(biāo)簽芯片的架構(gòu)和EPC Class-1 Generation2協(xié)議規(guī)范,分析了超高頻電子標(biāo)簽數(shù)字基帶電路對功耗的特殊考慮,并總結(jié)了常用數(shù)字集成電路中采用的低功耗設(shè)計(jì)方法。其次,提出了一種新穎的數(shù)字基帶處理器的架構(gòu),詳細(xì)分析了完整的數(shù)據(jù)通路的流程和各子功能模塊的協(xié)議要求、實(shí)現(xiàn)方法以及仿真的結(jié)果。不同于其他設(shè)計(jì),本文采用了異步電路設(shè)計(jì)方法,創(chuàng)新性的提出了三級時序門控思想管理數(shù)字基帶處理器的工作時序,從頂層模塊的劃分到具體器件的使用,最大程度上減少了冗余翻轉(zhuǎn)降低了功耗。并在此時序架構(gòu)基礎(chǔ)上,加入了復(fù)用、異步計(jì)數(shù)器、降低模塊時鐘頻率、獨(dú)熱編碼計(jì)數(shù)器、雙沿設(shè)計(jì)的方法進(jìn)一步優(yōu)化了功耗。最終在1.8V工藝庫下仿真的峰值功耗不超過6.24μW,加入三級門控后的功耗相比之前降低了50%以上。再次,采用Synopsys的EDA工具(Design Compiler,IC Compiler,Prime Time)完成了邏輯綜合和后端的物理實(shí)現(xiàn)。本文介紹了邏輯綜合和后端實(shí)現(xiàn)的流程,結(jié)合本設(shè)計(jì)分析了后端低功耗約束腳本的編寫,滿足了時序的要求和版圖的驗(yàn)證。最后,搭建了FPGA驗(yàn)證平臺對設(shè)計(jì)進(jìn)行了FPGA驗(yàn)證,并在SMIC 0.18μm庫下成功流片。本文給出了實(shí)物的照片和完整的測試,實(shí)測的結(jié)果滿足協(xié)議的要求,整個標(biāo)簽靈敏度為-14.5d Bm。
[Abstract]:RFID Radio Frequency Identification (RFID) is a non-contact automatic identification technology for target objects using radio frequency signals. UHF RFID has been widely used in logistics tracking, identity identification, anti-counterfeiting and other industries. UHF RFID technology has the advantages of long reading and writing distance, fast transmission rate and low cost. By 2017, it will become the mainstream of RFID market in our country. A key index of passive UHF RFID tag chip is power consumption. The lower power consumption tag chip has better performance and can work at a longer distance. Therefore, this paper focuses on the low power design of UHF RFID chip digital baseband processor. It has certain engineering reference value. Firstly, this paper introduces the basic principle of CMOS power generation. Combined with the architecture of UHF tag chip and EPC Class-1 Generation2 protocol specification, the special consideration of power consumption in UHF tag digital baseband circuit is analyzed. The low power design methods used in common digital integrated circuits are summarized. Secondly, a novel architecture of digital baseband processor is proposed. Detailed analysis of the complete data path flow and sub-functional modules of the protocol requirements, implementation methods and simulation results. Different from other designs, this paper uses the asynchronous circuit design method. The idea of three-stage timing gating is proposed to manage the working timing of the digital baseband processor, from the division of the top-level modules to the use of specific devices. On the basis of this timing architecture, multiplexing, asynchronous counter, module clock frequency reduction and single heat coding counter are added. Finally, the peak power consumption in 1.8V process library is less than 6.24 渭 W, and the power consumption after adding three-level gate control is reduced by more than 50%. Again. The EDA tool of Synopsys is used to design the Compiler Compiler. Prime time) has completed the logic synthesis and the back-end physical realization. This paper introduced the logic synthesis and the back-end realization flow, combined with this design has analyzed the back-end low-power constraint script writing. Meet the timing requirements and layout verification. Finally, the FPGA verification platform is built to verify the design of FPGA. In this paper, the physical photographs and complete tests are given. The measured results meet the requirements of the protocol. The sensitivity of the whole label is -14.5 dB 路m.
【學(xué)位授予單位】：杭州電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP391.44;TN402

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