本文關(guān)鍵詞：高速高分辨率工業(yè)相機(jī)系統(tǒng)設(shè)計(jì)

  更多相關(guān)文章： 工業(yè)相機(jī) FPGA CMOS控制器 DDR2緩存 乒乓操作

【摘要】：作為機(jī)器視覺(jué)的重要組成部分,工業(yè)相機(jī)具有長(zhǎng)持續(xù)工作時(shí)間、高圖像穩(wěn)定性、高抗干擾能力等特性,將在工業(yè)4.0時(shí)代發(fā)揮重要的作用。為此,設(shè)計(jì)開(kāi)發(fā)具有自主知識(shí)產(chǎn)權(quán)的工業(yè)相機(jī)產(chǎn)品對(duì)我國(guó)自動(dòng)化工業(yè)技術(shù)的發(fā)展具有重要意義。論文在介紹機(jī)器視覺(jué)技術(shù)和工業(yè)相機(jī)技術(shù)的基礎(chǔ)上,給出了所開(kāi)發(fā)工業(yè)相機(jī)系統(tǒng)的技術(shù)指標(biāo),并進(jìn)行了系統(tǒng)框架設(shè)計(jì)。整個(gè)工業(yè)相機(jī)系統(tǒng)利用CMOS傳感器捕捉圖像數(shù)據(jù),采用基于FPGA的主控模塊完成對(duì)圖像數(shù)據(jù)的格式轉(zhuǎn)換、白平衡處理等操作,并控制兩塊DDR2芯片實(shí)現(xiàn)數(shù)據(jù)的乒乓緩存,系統(tǒng)選擇USB3.0接口實(shí)現(xiàn)圖像數(shù)據(jù)傳輸,最終采集的圖像在PC端上位機(jī)軟件界面上進(jìn)行顯示。論文重點(diǎn)實(shí)現(xiàn)了基于FPGA的CMOS控制器和DDR2乒乓緩存控制器。CMOS控制器通過(guò)USB接口接收來(lái)自上位機(jī)的用戶指令信息,包括讀寫(xiě)標(biāo)志、寄存器地址以及寫(xiě)入?yún)?shù)值。CMOS控制器根據(jù)約定好的上下層協(xié)議,對(duì)接收的數(shù)據(jù)完成相應(yīng)的校驗(yàn)與解析。提取出數(shù)據(jù)后,CMOS控制器通過(guò)內(nèi)部狀態(tài)機(jī)控制I2C總線將所需操作的寄存器地址和需要寫(xiě)入的參數(shù)值發(fā)送給CMOS芯片。同時(shí)控制器通過(guò)USB3.0接口將I2C總線讀取到的CMOS寄存器參數(shù)信息傳輸至PC端。DDR2乒乓緩存控制器接收?qǐng)D像傳感器發(fā)送過(guò)來(lái)的幀狀態(tài)信號(hào)與像素?cái)?shù)據(jù)信息,通過(guò)IP核控制,將數(shù)據(jù)信號(hào)與控制信號(hào)發(fā)送給DDR2芯片,最后輸出從緩存中讀出的圖像數(shù)據(jù)信息以及與之同步的通過(guò)模擬掃描重現(xiàn)的幀狀態(tài)信號(hào)。整個(gè)緩存控制設(shè)計(jì)由數(shù)據(jù)寫(xiě)入、數(shù)據(jù)讀出和DDR2 IP核控制總共三個(gè)模塊組成。論文最后給出所設(shè)計(jì)的各模塊的綜合報(bào)告,并以實(shí)驗(yàn)室自主設(shè)計(jì)的工業(yè)相機(jī)電路板作為硬件平臺(tái),對(duì)所設(shè)計(jì)的CMOS控制器和DDR2乒乓緩存控制器進(jìn)行了性能測(cè)試。測(cè)試結(jié)果表明,所設(shè)計(jì)的CMOS控制器和DDR2乒乓緩存控制器滿足系統(tǒng)需求,整個(gè)工業(yè)相機(jī)系統(tǒng)圖像數(shù)據(jù)輸出穩(wěn)定,畫(huà)面清晰,色彩正常,在5百萬(wàn)像素分辨率下實(shí)現(xiàn)每秒12幀圖像的采集。
【關(guān)鍵詞】：工業(yè)相機(jī) FPGA CMOS控制器 DDR2緩存 乒乓操作
【學(xué)位授予單位】：蘇州大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TB852.1
【目錄】：

• 中文摘要4-5
• Abstract5-9
• 第一章 緒論9-13
• 1.1 論文背景與意義9-10
• 1.2 國(guó)外研究動(dòng)態(tài)和發(fā)展趨勢(shì)10-11
• 1.3 國(guó)內(nèi)發(fā)展現(xiàn)狀11
• 1.4 論文工作及內(nèi)容安排11-13
• 第二章 工業(yè)相機(jī)系統(tǒng)設(shè)計(jì)13-23
• 2.1 設(shè)計(jì)技術(shù)指標(biāo)13-14
• 2.2 系統(tǒng)框架設(shè)計(jì)14-15
• 2.3 模塊設(shè)計(jì)15-21
• 2.3.1 圖像采集模塊16
• 2.3.2 系統(tǒng)主控模塊16-19
• 2.3.3 圖像緩存模塊19-20
• 2.3.4 通信接口模塊20-21
• 2.4 本章小結(jié)21-23
• 第三章CMOS控制器設(shè)計(jì)23-39
• 3.1 CMOS芯片介紹23-25
• 3.1.1 CMOS芯片概述23-24
• 3.1.2 CMOS寄存器讀寫(xiě)時(shí)序24-25
• 3.2 I2C總線介紹25-29
• 3.2.1 I2C總線概述25
• 3.2.2 I2C工作原理25-29
• 3.3 CMOS模塊硬件電路設(shè)計(jì)29-31
• 3.4 CMOS控制器設(shè)計(jì)31-36
• 3.4.1 控制器頂層模塊設(shè)計(jì)31-34
• 3.4.2 I2C控制設(shè)計(jì)34-36
• 3.5 時(shí)序設(shè)計(jì)36-38
• 3.6 本章小結(jié)38-39
• 第四章 圖像緩存控制設(shè)計(jì)39-61
• 4.1 DDR2 SDRAM特性介紹39-42
• 4.1.1 DDR2 SDRAM系統(tǒng)結(jié)構(gòu)39-40
• 4.1.2 DDR2 SDRAM操作指令40-42
• 4.2 數(shù)據(jù)緩存模塊硬件設(shè)計(jì)42-43
• 4.3 乒乓操作設(shè)計(jì)43-44
• 4.4 緩存控制模塊設(shè)計(jì)44-57
• 4.4.1 數(shù)據(jù)寫(xiě)入控制模塊設(shè)計(jì)45-48
• 4.4.2 數(shù)據(jù)讀出控制模塊設(shè)計(jì)48-54
• 4.4.3 DDR2 IP控制模塊設(shè)計(jì)54-57
• 4.5 時(shí)序設(shè)計(jì)57-60
• 4.6 本章小結(jié)60-61
• 第五章 性能測(cè)試與分析61-68
• 5.1 綜合報(bào)告61-63
• 5.2 在線測(cè)試實(shí)驗(yàn)63-65
• 5.2.1 實(shí)驗(yàn)系統(tǒng)框圖63
• 5.2.2 硬件實(shí)物圖63-64
• 5.2.3 上位機(jī)軟件介紹64-65
• 5.3 圖像輸出演示65-67
• 5.4 本章小結(jié)67-68
• 第六章 工作總結(jié)與展望68-70
• 6.1 工作總結(jié)68
• 6.2 工作展望68-70
• 參考文獻(xiàn)70-73
• 致謝73-74

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前2條

1 龔書(shū)濤,呂國(guó)強(qiáng),彭良清;在FPGA中狀態(tài)機(jī)的編碼方式[J];電子工程師;2005年11期

2 梁海軍;趙建;;基于NIOSⅡ的高分辨率圖像采集系統(tǒng)設(shè)計(jì)[J];中國(guó)測(cè)試技術(shù);2008年05期

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前2條

1 陳星;視頻格式轉(zhuǎn)換芯片圖像處理引擎的功能與時(shí)序驗(yàn)證[D];天津大學(xué);2012年

2 趙釜;基于CycloneII系列FPGA的圖像實(shí)時(shí)采集與預(yù)處理系統(tǒng)研究[D];重慶大學(xué);2009年

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本文編號(hào)：882583