本文關(guān)鍵詞：基于SoPC架構(gòu)的芯片設(shè)計與物理實(shí)現(xiàn)

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【摘要】：隨著信息產(chǎn)業(yè)的不斷發(fā)展,各種引領(lǐng)潮流的電子產(chǎn)品層出不窮。在這個SoC幾乎融入到社會各個方面的時代,人們已對定制化的SoC提出了更多靈活的需求,希望SoC能在不添加新流片成本的情況下功能可以靈活改動,而在FPGA廣泛使用的領(lǐng)域,對FPGA的性能也提出了更高的要求,這使得SoPC在這樣的環(huán)境下孕育而生,其靈活性和高性能兼?zhèn)涞奶刭|(zhì)受到了越來越多人的關(guān)注。SoPC是在可編程邏輯器件的基礎(chǔ)上開發(fā)的硬件系統(tǒng),可通過SoC和FPGA的結(jié)合而產(chǎn)生,其同時擁有SoC和可編程邏輯器件的優(yōu)點(diǎn),SoC為FPGA提供高性能的硬核資源,特別是CPU處理能力,FPGA為SoC提供擴(kuò)展空間和可重構(gòu)資源。SoPC出色的性能、可剪裁、可編程的特點(diǎn)使得其應(yīng)用非常廣泛,除了在芯片設(shè)計研發(fā)的過程中使用外,在通信、儀器儀表等領(lǐng)域都有出色的表現(xiàn)。但目前SoPC的設(shè)計方法和核心技術(shù)基本由國外公司所掌控,國內(nèi)優(yōu)秀的SoPC開發(fā)平臺寥寥無幾。為了設(shè)計出性能優(yōu)秀并具有自主知識產(chǎn)權(quán)的SoPC芯片,論文采用SoC結(jié)合FPGA的方法設(shè)計SoPC。從SoC前端設(shè)計開始,利用龍芯軟核和AMBA總線構(gòu)建SoC整體架構(gòu),并在總線上掛接SDRAM控制器、GMAC等模塊豐富SoC功能,在完成整體仿真的基礎(chǔ)上對SoC進(jìn)行邏輯綜合和門級仿真�；隍�(yàn)證成功的SoC門級網(wǎng)表,利用EDA自動布局布線工具完成版圖設(shè)計,在版圖設(shè)計過程中,通過合理的宏模塊布局使得標(biāo)準(zhǔn)單元有序分布從而達(dá)到減少擁塞優(yōu)化時序的目的,利用時鐘樹節(jié)點(diǎn)位置的控制使芯片時鐘樹正確生長,并在最終完善版圖的可制造性,保證版圖符合代工商的生產(chǎn)標(biāo)準(zhǔn)。芯片的綜合與版圖設(shè)計基于SMIC65nm工藝進(jìn)行。SoC版圖與FPGA版圖拼接流片,并進(jìn)行封裝,同時設(shè)計開發(fā)平臺電路對芯片進(jìn)行測試。測試結(jié)果表明,本次SoPC的設(shè)計滿足預(yù)期需求。論文基于SoPC架構(gòu)和國產(chǎn)處理器內(nèi)核,實(shí)現(xiàn)了一種性能優(yōu)秀,功能多樣,并具有完整開發(fā)平臺的SoPC芯片,為SoPC的設(shè)計提供了一種新的解決方案。
【關(guān)鍵詞】：SoPC 邏輯綜合 版圖設(shè)計
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN402
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 第一章 緒論11-16
• 1.1 課題背景11-12
• 1.2 國內(nèi)外發(fā)展現(xiàn)狀12-14
• 1.3 研究意義14
• 1.4 主要工作和文章結(jié)構(gòu)14-16
• 第二章 芯片整體設(shè)計16-19
• 2.1 芯片整體設(shè)計16-17
• 2.2 芯片所實(shí)現(xiàn)的功能17-18
• 2.3 本章小結(jié)18-19
• 第三章 芯片各模塊設(shè)計及仿真19-38
• 3.1 時鐘模塊19-21
• 3.2 CPU模塊21-24
• 3.3 總線模塊24-27
• 3.4 SDRAM控制器模塊27-29
• 3.5 SPI Flash控制器模塊29-30
• 3.6 GMAC模塊30-32
• 3.7 DMA模塊32-35
• 3.8 UART模塊35-36
• 3.9 中斷控制器模塊36-37
• 3.10 本章小結(jié)37-38
• 第四章 芯片綜合及后端設(shè)計38-63
• 4.1 SoC邏輯綜合方法38-45
• 4.1.1 對應(yīng)門級網(wǎng)表映射38-39
• 4.1.2 靜態(tài)時序分析基本方法39-42
• 4.1.3 組合邏輯延時的優(yōu)化42-45
• 4.2 SoC邏輯綜合平臺及過程45-48
• 4.2.1 綜合平臺的選擇與搭建45
• 4.2.2 綜合約束45-46
• 4.2.3 綜合過程及時序46-48
• 4.3 芯片后端設(shè)計方法48-50
• 4.3.1 后端半定制設(shè)計方法48
• 4.3.2 后端半定制設(shè)計流程48-50
• 4.4 芯片后端設(shè)計平臺及過程50-62
• 4.4.1 后端設(shè)計工具簡介50-51
• 4.4.2 后端設(shè)計準(zhǔn)備51-53
• 4.4.3 布局規(guī)劃53-54
• 4.4.4 電源規(guī)劃54-56
• 4.4.5 時鐘樹綜合56-58
• 4.4.6 布線58-61
• 4.4.7 完善芯片可制造性61-62
• 4.5 芯片版圖設(shè)計結(jié)果62
• 4.6 本章小結(jié)62-63
• 第五章 芯片測試平臺設(shè)計63-71
• 5.1 電源模塊64
• 5.2 VGA模塊64-66
• 5.3 SPI Flash模塊66-67
• 5.4 MAC模塊67-69
• 5.5 USB_UART模塊69-71
• 第六章 測試結(jié)果與分析71-75
• 6.1 性能指標(biāo)測試71
• 6.2 功能測試71-74
• 6.2.1 CPU和EJTAG模塊驗(yàn)證71-72
• 6.2.2 UART和SPI Flash功能驗(yàn)證72
• 6.2.3 內(nèi)存和緩存模塊驗(yàn)證72-73
• 6.2.4 系統(tǒng)總線互聯(lián)驗(yàn)證73-74
• 6.2.5 MAC模塊驗(yàn)證74
• 6.3 測試結(jié)論74-75
• 第七章 總結(jié)75-76
• 7.1 工作總結(jié)75
• 7.2 創(chuàng)新點(diǎn)分析75
• 7.3 不足與展望75-76
• 致謝76-77
• 參考文獻(xiàn)77-79
• 攻碩期間取得的研究成果79-80

【參考文獻(xiàn)】

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本文編號：657273