本文選題：嵌入式系統(tǒng) + 多核處理器　； 參考：《北京工業(yè)大學(xué)》2013年碩士論文

【摘要】：目前的各類嵌入式設(shè)備普遍采用專用ASIC（Application Specific IntegratedCircuit）芯片實現(xiàn)視頻編碼的功能。其中H.264由于其具有高數(shù)據(jù)壓縮率以及友好的網(wǎng)絡(luò)親和性，，在眾多的視頻編碼ASIC中得到了廣泛的支持，也使其在各類視頻編碼產(chǎn)品中得到了廣泛的應(yīng)用。但是受知識產(chǎn)權(quán)的制約，國內(nèi)廠商每年都要為此支付一筆高額的專利費(fèi)用。針對這一問題我國推出了具有自主知識產(chǎn)權(quán)的音視頻壓縮標(biāo)準(zhǔn)AVS（Audio Video coding Standard），它采用1元錢專利池方式，只對AVS編解碼產(chǎn)品收費(fèi)，且額度為每臺設(shè)備1元人民幣。與H.264/AVC相比，AVS標(biāo)準(zhǔn)不僅降低了專利費(fèi)，更重要的是在編碼性能與H.264基本相當(dāng)?shù)那闆r下，其復(fù)雜度也得到了一定程度的降低。但是目前支持AVS編碼的專用芯片還很少，因而制約了其在嵌入式處理器平臺上的廣泛應(yīng)用。 為了提高AVS在嵌入式平臺上的編碼速度，本文在研究基于FPGA多核系統(tǒng)的基礎(chǔ)上，實現(xiàn)了AVS的并行算法，具體工作包括研究了AVS編碼過程以及其官方參考模型RM52j，將該算法進(jìn)行修改，使其可以移植到XilinxXUPV5-LX110T芯片上。實驗結(jié)果表明，該算法對于嵌入式單核系統(tǒng)而言，極高的復(fù)雜度使得其根本無法服務(wù)于人們的生活。其次，針對AVS編碼過程進(jìn)行改進(jìn)，設(shè)計并實現(xiàn)了一種AVS幀組級并行算法，搭建了適合于該算法的3核嵌入式結(jié)構(gòu)。實驗結(jié)果表明，在編碼性能幾乎不變的情況下，該算法可以在該3核體系結(jié)構(gòu)上的加速比達(dá)到了1.786。最后，為了進(jìn)一步提高編碼速度，設(shè)計并實現(xiàn)了一種AVS改進(jìn)幀級并行算法，該算法采用混合并行粒度，對于幀內(nèi)編碼采用宏塊級并行，對于幀間編碼采用幀級并行。搭建了宏塊級2路并行，幀級3路并行的多核嵌入式系統(tǒng)結(jié)構(gòu)。實驗結(jié)果表明，該算法可以在壓縮性能幾乎不變的情況下實現(xiàn)加速，加速比為4.499。 幀組級并行算法為ASIC芯片實現(xiàn)AVS視頻編碼提供了良好的參考。改進(jìn)幀級并行算法為多FPGA實現(xiàn)視頻編碼提供了一個很好的方案。
[Abstract]:At present, all kinds of embedded devices generally use ASIC (Application specific Integrated Circuit) chip to realize video coding. Because of its high data compression ratio and friendly network affinity, H.264 has been widely supported in many ASIC video coding, and has been widely used in various video coding products. However, due to intellectual property rights, domestic manufacturers pay a high patent fee every year. In order to solve this problem, Audio Video coding Standard (AVS), which has independent intellectual property rights, has been developed in China. It adopts a 1 yuan patent pool and charges only for the codec products of AVS, and its quota is 1 yuan per unit. Compared with H.264 / AVC, the AVS standard not only reduces the patent fee, but also reduces the complexity to a certain extent when the coding performance is basically equivalent to that of H. 264. However, there are few special chips supporting AVS coding, which restricts its wide application on embedded processor platform. In order to improve the coding speed of AVS on embedded platform, the parallel algorithm of AVS is realized on the basis of studying the multi-core system based on FPGA. The detailed work includes the study of AVS coding process and its official reference model RM52j. the algorithm is modified so that it can be transplanted to Xilinx XUPV5-LX110T chip. Experimental results show that the algorithm can not serve people's lives because of its high complexity. Secondly, an AVS frame group level parallel algorithm is designed and implemented to improve the AVS coding process, and a 3-core embedded structure suitable for the algorithm is built. The experimental results show that the speedup ratio of the algorithm can reach 1.786 on the three core architecture when the coding performance is almost the same. Finally, in order to further improve the coding speed, an improved frame level parallel algorithm of AVS is designed and implemented. The algorithm adopts mixed parallel granularity, macro block level parallel for intra-frame coding and frame level parallel for inter-frame coding. A multi-core embedded system architecture with two parallel channels at macroblock level and three parallel channels at frame level is built. The experimental results show that the proposed algorithm can be accelerated with a speedup ratio of 4.499 when the compression performance is almost constant. Frame group level parallel algorithm provides a good reference for ASIC chip to implement AVS video coding. The improved frame-level parallel algorithm provides a good scheme for multi-FPGA video coding.
【學(xué)位授予單位】：北京工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TN919.81

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本文編號：2060831