本文關(guān)鍵詞：eda課程設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

文檔名稱：eda課程設(shè)計(jì)-計(jì)步器.doc

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文檔介紹：信息科學(xué)與技術(shù)學(xué)院《EDA技術(shù)使用教程》課程設(shè)計(jì)報(bào)告題目名稱：計(jì)步器設(shè)計(jì)學(xué)生姓名：盧霞學(xué)號：2012508179專業(yè)年級：電信2012級2班指導(dǎo)教師：張銳敏老師時(shí)間：2015年1月3日目錄三、設(shè)計(jì)內(nèi)容33.1系統(tǒng)分析33.2方案設(shè)計(jì)43.3電路模塊選擇43.3.1檢測上升沿模塊53.3.2計(jì)數(shù)模塊63.3.3掃描輸出模塊73.3.4輸入輸出信號模塊9四、程序設(shè)計(jì)9五、仿真結(jié)果145.1仿真截圖145.2結(jié)果分析15六、遇到的問題15七、設(shè)計(jì)心得16八、參考文獻(xiàn)18計(jì)步器的設(shè)置設(shè)計(jì)背景從我國的電子計(jì)步器市場發(fā)展來看，近幾年隨著行業(yè)需求市場的進(jìn)一步增長，電子計(jì)步器呈現(xiàn)良好的發(fā)展態(tài)勢。而隨著人民生活水平的逐步提高，大家更加注重身體健康，鍛煉在日常生活中顯得尤為重要，而計(jì)步器就成為了大家比較青睞的鍛煉伙伴。此次交計(jì)步器的設(shè)計(jì)采用基于VerilogHDL語言和FPGA的方法來實(shí)現(xiàn)所要求的功能�；贔PGA的計(jì)步器設(shè)計(jì)方法具有設(shè)計(jì)的靈活性，易于修改，設(shè)計(jì)周期短等縱多優(yōu)點(diǎn)。隨著設(shè)計(jì)語言、電子設(shè)計(jì)自動化和FPGA期間的不斷發(fā)展，基于FPGA期間的不斷完善和發(fā)展。在不遠(yuǎn)的將來。由FPGA設(shè)計(jì)的產(chǎn)品將越來越普遍。設(shè)計(jì)要求通過對設(shè)計(jì)的模塊劃分，以及各模塊功能的定義，以FPGA為核心器件，用VHDL設(shè)計(jì)手段制作、用硬件描述性語言編寫程序?qū)崿F(xiàn)設(shè)計(jì)中各個(gè)模塊的基本功能，完成其功能仿真和編譯并生成底層模塊，在Quartus中完成頂層設(shè)計(jì)并編譯通過，完成設(shè)計(jì)下載并調(diào)試電路。1）系統(tǒng)時(shí)鐘1MHz；2）擁有計(jì)步、暫停、清零（復(fù)位）功能；3）輸入端每進(jìn)入一個(gè)計(jì)步脈沖（可能存在抖動），步數(shù)計(jì)數(shù)+1，計(jì)步結(jié)果以十進(jìn)制數(shù)顯示在數(shù)碼管上；4）點(diǎn)下暫停鍵，計(jì)數(shù)停止，并有信號控制指示燈閃爍，閃爍周期1s；再次點(diǎn)擊暫停鍵，繼續(xù)計(jì)數(shù)，指示燈停止閃爍；5）點(diǎn)下清零鍵，，計(jì)數(shù)歸零；6）要求能夠?qū)τ?jì)步脈沖和按鍵的抖動進(jìn)行正確處理，2m

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