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EDA 課程設計論文
論文題目： 概述及計數(shù)器設計 論文題目：EDA 概述及計數(shù)器設計

設計者: 設計者:

牟俸呈

指導老師： 指導老師：包明 學 號： 10907990416

專業(yè)班級： 專業(yè)班級：109079904

中 國 ? 重 慶 2011 年 4 月<

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目錄
摘要，關鍵字……………………………………………………… ………………………………………………………3 1. 摘要，關鍵字………………………………………………………3 正文………………………………………………………………… …………………………………………………………………4 2. 正文…………………………………………………………………4 ………………………………………………4 2.1 EDA 技術的基本特征………………………………………………4
技術的基本設計方法…………………………………………………5 2.2 EDA 技術的基本設計方法 5 2.3 設計任務及要求……………………………………………………………7 2.3 設計任務及要求 7

………………………………………………………… ……7 2.4 2.4 程序的編輯…………………………………………………………7
2.5 …………………………………8 2.5 用 QUARTUS II 軟件進行模擬仿真…………………………………8 2.6 收獲體會、 ………………………… …………………8 2.6 收獲體會、存在問題和進一步的改進意見等…………………………

3.參考文獻………………………………………………………………8 3.參考文獻………………………………………………………………8 參考文獻………………………………………………………

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語言實現(xiàn)計數(shù)器 計數(shù)器的設計 EDA 概述及 VHDL 語言實現(xiàn)計數(shù)器的設計

［摘要］： 隨著基于 PLD 的 EDA 技術的發(fā)展和應用領域的擴大與深入， 摘要］
EDA 技術在電子信息、通信、自動控制及計算機應用等領域的重要性日益突出。 本文詳細介紹 EDA 課程設計任務——計數(shù)器的設計的詳細設計過程及結果， 并總 結出心得體會。

： ［關鍵字］ EDA 技術；VHDL 語言；計數(shù)器 關鍵字］
EDA 技術作為現(xiàn)代電子設計技術的核心，它依賴強大的計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設計 文件，自動地完成邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合，以及邏輯優(yōu) 化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。介紹在 QUARTUS II 軟 件環(huán)境下開發(fā)基于 VHDL 語言計數(shù)器的設計。

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2.1 EDA 技術的基本特征
EDA 代表了當今電子設計技術的最新發(fā)展方向，它的基本特征是：設計人員 按照“自頂向下”的設計方法，對整個系統(tǒng)進行方案設計和功能劃分，系統(tǒng)的關 鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL） 完成系統(tǒng)行為級設計，最后通過綜合器和適配器生成最終的目標器件，這樣的設 計方法被稱為高層次的電子設計方法。下面介紹與 EDA 基本特征有關的幾個概 念。 1．“自頂向下”的設計方法 10 年前，電子設計的基本思路還是選用標準集 成電路“自底向上”地構造出一個新的系統(tǒng)，這樣的設計方法就如同一磚一瓦建 造金字塔，不僅效率低、成本高而且容易出錯。 高層次設計是一種“自頂向下”的全新設計方法，這種設計方法首先從系統(tǒng) 設計入手，在頂層進行功能方框圖的劃分和結構設計。在方框圖一級進行仿真、 糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。 然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡表，其對應的物理實現(xiàn)級可以是印 刷電路板或專用集成電路。由于設計的主要仿真和調試過程是在高層次上完成 的，這既有利于早期發(fā)現(xiàn)結構設計上的錯誤，避免設計工作的浪費，又減少了邏 輯功能仿真的工作量，提高了設計的一次成功率。 2．ASIC 設計現(xiàn)代電子產品的復雜度日益提高，一個電子系統(tǒng)可能由數(shù)萬個 中小規(guī)模集成電路構成，這就帶來了體積大、功耗大、可靠性差的問題。解決這 一問題的有效方法就是采用 ASIC 芯片進行設計。ASIC 按照設計方法的不同可分 為全定制 ASIC、半定制 ASIC 和可編程 ASIC（也稱為可編程邏輯器件）。 設計全定制 ASIC 芯片時，設計師要定義芯片上所有晶體管的幾何圖形和工 藝規(guī)則，最后將設計結果交由 IC 廠家去進行掩模制造，做出產品。這種設計方 法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，，而缺 點是開發(fā)周期長，費用高，只適合大批量產品開發(fā)。 半定制 ASIC 芯片的版圖設計方法分為門陣列設計法和標準單元設計法，這 兩種方法都是約束性的設計方法，其主要目的就是簡化設計，以犧牲芯片性能為 代價來縮短開發(fā)時間。 可編程邏輯芯片與上述掩模 ASIC 的不同之處在于：設計人員完成版圖設計 后，在實驗室內就可以燒制出自己的芯片,無須 IC 廠家的參與，大大縮短了開發(fā) 周期。 可編程邏輯器件自 70 年代以來，經(jīng)歷了 PAL、GAL、CPLD、FPGA 幾個發(fā)展階 段，其中 CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達 200 萬門/片， 它將掩模 ASIC 集成度高的優(yōu)點和可編程邏輯器件設計生產方便的特點結合在一 起，特別適合于樣品研制或小批量產品開發(fā)，使產品能以最快的速度上市，而當 市場擴大時，它可以很容易地轉由掩模 ASIC 實現(xiàn)，因此開發(fā)風險也大為降低。 上述 ASIC 芯片，尤其是 CPLD/FPGA 器件，已成為現(xiàn)代高層次電子設計方法 的實現(xiàn)載體。 3.硬件描述語言硬件描述語言（HDL）是一種用于設計硬件電子系統(tǒng)的計算 機語言， 它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、 電路結構和連接形式， 與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設計。例如一個 32 位的加 法器，利用圖形輸入軟件需要輸入 500 至 1000 個門，而利用 VHDL 語言只需要書 寫一行“A=B＋C”即可。而且 VHDL 語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。早期
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的硬件描述語言，如 ABEL、HDL、AHDL，由不同的 EDA 廠商開發(fā)，互不兼容，而 且不支持多層次設計，層次間翻譯工作要由人工完成。為了克服以上不足，1985 年美國國防部正式推出了高速集成電路硬件描述語言 VHDL，1987 年 IEEE 采納 VHDL 為硬件描述語言標準（IEEESTD－1076）。 VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏 輯門級多個設計層次,支持結構、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電 路設計過程都可以用 VHDL 來完成。VHDL 還具有以下優(yōu)點：(1)VHDL 的寬范圍描 述能力使它成為高層次設計的核心， 將設計人員的工作重心提高到了系統(tǒng)功能的 實現(xiàn)與調試，而花較少的精力于物理實現(xiàn)。(2)VHDL 可以用簡潔明確的代碼描述 來進行復雜控制邏輯的設計，靈活且方便，而且也便于設計結果的交流、保存和 重用。(3)VHDL 的設計不依賴于特定的器件，方便了工藝的轉換。(4)VHDL 是一 個標準語言，為眾多的 EDA 廠商支持，因此移植性好。 4．EDA 系統(tǒng)框架結構 EDA 系統(tǒng)框架結構(Framework)是一套配置和使用 EDA 軟件包的規(guī)范。目前主要的 EDA 系統(tǒng)都建立了框架結構，如 Cadence 公司的 DesignFramework，Mentor 公司的 FalconFramework，而且這些框架結構都遵守 國際 CFI 組織制定的統(tǒng)一技術標準。 框架結構能將來自不同 EDA 廠商的工具軟件 進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務之間、 設計師之間以及整個產品開發(fā)過程中的信息傳輸與共享， 是并行工程和自頂向下 設計方法的實現(xiàn)基礎。

2.2EDA 2.2EDA 技術的基本設計方法
EDA 技術的每一次進步,都引起了設計層次上的一次飛躍,圖 1 示出 EDA 技術 設計層次的飛躍。物理級設計主要指 IC 版圖設計，一般由半導體廠家完成，對 電子工程師沒有太大的意義，因此本文重點介紹電路級設計和系統(tǒng)級設計。 1．電子工程師接受系統(tǒng)設計任務后，首先確定設計方案，并選擇能實現(xiàn)該方案 的合適元器件，然后根據(jù)具體的元器件設計電路原理圖。接著進行第一次仿真， 其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。 在進行系統(tǒng)仿真時，必須要有元件模型庫的支持，計算機上模擬的輸入輸出波形 代替了實際電路調試中的信號源和示波器。 這一次仿真主要是檢驗設計方案在功 能方面的正確性。仿真通過后，根據(jù)原理圖產生的電氣連接網(wǎng)絡表進行 PCB 板的 自動布局布線。在制作 PCB 板之前還可以進行 PCB 后分析，其中包括熱分析、噪 聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結果參數(shù)反標回 電路圖，進行第二次仿真，也稱為后仿真。后仿真主要是檢驗 PCB 板在實際工作 環(huán)境中的可行性。 由此可見，電路級的 EDA 技術使電子工程師在實際的電子系統(tǒng)產生前，就可 以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風險消滅在設計階段，縮
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短了開發(fā)時間，降低了開發(fā)成本。 2． 系統(tǒng)級設計進入 90 年代以來， 電子信息類產品的開發(fā)明顯呈現(xiàn)兩個特點： 一是產品復雜程度提高；二是產品上市時限緊迫。然而，電路級設計本質上是基 于門級描述的單層次設計，設計的所有工作（包括設計輸入、仿真和分析、設計 修改等）都是在基本邏輯門這一層次上進行的，顯然這種設計方法不能適應新的 形勢，一種高層次的電子設計方法，也即系統(tǒng)級設計方法，應運而生。 高層次設計是一種“概念驅動式”設計，設計人員無須通過門級原理圖描述 電路，而是針對設計目標進行功能描述。由于擺脫了電路細節(jié)的束縛，設計人員 可以把精力集中于創(chuàng)造性的方案與概念的構思上， 一旦這些概念構思以高層次描 述的形式輸入計算機， 系統(tǒng)就能以規(guī)則驅動的方式自動完成整個設計。 EDA 這樣， 新的概念就能迅速有效地成為產品，大大縮短了產品的研制周期。不僅如此，高 層次設計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜 合庫的支持下， 利用綜合優(yōu)化工具將高層次描述轉換成針對某種工藝優(yōu)化的網(wǎng)絡 表，使工藝轉化變得輕而易舉。系統(tǒng)級設計的工作流程見圖 3。首先，工程師按 照“自頂向下”的設計方法進行系統(tǒng)劃分。其次，輸入 VHDL 代碼，這是高層次 設計中最為普遍的輸入方式。 此外， 還可以采用圖形輸入方式 （框圖， 狀態(tài)圖等） ， 這種輸入方式具有直觀、容易理解的優(yōu)點。第三步是，將以上的設計輸入編譯成 標準的 VHDL 文件。第四步是進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設計 的正確性。這一步驟適用大型設計，因為對于大型設計來說，在綜合前對源代碼 仿真，就可以大大減少設計重復的次數(shù)和時間。一般情況下，這一仿真步驟可略 去。第五步是，利用綜合器對 VHDL 源代碼進行綜合優(yōu)化處理，生成門級描述的 網(wǎng)絡表文件,這是將高層次描述轉化為硬件電路的關鍵步驟。綜合優(yōu)化是針對 ASIC 芯片供應商的某一產品系列進行的，所以綜合的過程要在相應的廠家綜合 庫支持下才能完成。第六步是，利用產生的網(wǎng)絡表文件進行適配前的時序仿真， 仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設計，也可略去這 一仿真步驟。 第七步是利用適配器將綜合后的網(wǎng)絡表文件針對某一具體的目標器 件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第 八步是在適配完成后，產生多項設計結果：(1)適配報告，包括芯片內部資源利 用情況， 設計的布爾方程描述情況等； (2)適配后的仿真模型； (3)器件編程文件。 根據(jù)適配后的仿真模型，可以進行適配后的時序仿真，因為已經(jīng)得到器件的實際
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硬件特性 （如時延特性） 所以仿真結果能比較精確地預期未來芯片的實際性能。 ， 如果仿真結果達不到設計要求，就需要修改 VHDL 源代碼或選擇不同速度和品質 的器件，直至滿足設計要求；最后一步是將適配器產生的器件編程文件通過編程 器或下載電纜載入到目標芯片 FPGA 或 CPLD 中。如果是大批量產品開發(fā)，則通過 更換相應的廠家綜合庫，輕易地轉由 ASIC 形式實現(xiàn)。綜上所述，EDA 技術是電 子設計領域的一場革命， 目前正處于高速發(fā)展階段， 每年都有新的 EDA 工具問世。 廣大電子工程人員掌握這一先進技術，這不僅是提高設計效率的需要，更是我國 電子工業(yè)在世界市場上生存、競爭與發(fā)展的需要。

2.3.設計任務及要求 設計任務及要求
1、設計內容 選用合適的可編程邏輯器件及外圍電子元器件，設計一個從 0 到自己學 號后三位的循環(huán)計數(shù)器，利用 EDA 軟件（QUARTUS Ⅱ）進行編譯及仿真 2、設計要求 （1）能夠實現(xiàn)循環(huán)計數(shù) （2）當?shù)綄W號后三位時跳轉并不出現(xiàn)后三位的數(shù)字

2.4 程序的編輯
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNT IS PORT(CLK,CLR :IN STD_LOGIC; CON :OUT STD_LOGIC; Y :OUT STD_LOGIC_VECTOR(11 DOWNTO 0)); END COUNT; ARCHITECTURE A OF COUNT IS SIGNAL q1 :STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL q2 :STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL q3 :STD_LOGIC_VECTOR(3 DOWNTO 0 ); BEGIN P1:PROCESS(CLK,CLR) BEGIN IF CLR='1' THEN q1<="0000";q2<="0000";q3<="0000";CON<='0'; ELSIF (CLK'EVENT AND CLK='1') THEN IF q1="0101" AND q2="0001" AND q3="0100" THEN CON<='1'; q1<="0000"; q2<="0000";q3<="0000"; ELSIF q1="1001" THEN q1<="0000" ;CON<='0'; IF q2="1001" THEN q2<="0000" ;q3<=q3+1;CON<='0';
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ELSE q2<=q2+1;CON<='0'; END IF; ELSE q1<=q1+1;CON<='0'; END IF; END IF; Y<=q3&q2&q1; END PROCESS; END A;

2.5.用 QUARTUS II 軟件進行模擬仿真及方針截圖 用 軟件進行模擬仿真及方針截圖

用 QUARTUS II 模擬仿真所得截圖如上， 當數(shù)字到 416 后出現(xiàn)高電平并且不出 現(xiàn) 416

2.6.收獲體會、存在問題和進一步的改進意見等。 收獲體會、存在問題和進一步的改進意見等。 收獲體會
從這次 EDA 設計中，可以看出我們已經(jīng)可以初步的獨立寫一些簡單的程序， 但是在程序的細節(jié)方面的處理還有待提高。另一方面，我們更加對 EDA 從實踐上 更有深刻認識。從實踐中發(fā)現(xiàn)問題，分析問題，解決問題在這次設計中很大的體 現(xiàn)出來，提高了我們的能力和自信。

[參考文獻] 參考文獻]
包明 EDA技術與可編程器件的應用 第一版 北京航空航天大學出版社, 2007.3 趙明福 EDA技術基礎 北京大學出版社 2007

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