為了解決高性能SoC芯片應(yīng)用負(fù)載多變下的能效需求,近幾年提出的超寬電壓范圍電路得到了廣泛關(guān)注,它通常涵蓋近/亞閾值區(qū)至常規(guī)電壓區(qū),可滿(mǎn)足高負(fù)載時(shí)的高性能需求及低負(fù)載時(shí)的高能效需求。隨著工作電壓進(jìn)入近閾值區(qū),時(shí)序偏差問(wèn)題變得更為顯著。要實(shí)現(xiàn)體系結(jié)構(gòu)級(jí)的時(shí)序偏差容忍,第一個(gè)關(guān)鍵問(wèn)題是如何實(shí)時(shí)檢測(cè)出時(shí)序偏差,在檢測(cè)的基礎(chǔ)上,第二個(gè)關(guān)鍵問(wèn)題是如何在低開(kāi)銷(xiāo)和寬電壓下實(shí)現(xiàn)時(shí)序偏差容忍,并保證芯片正確運(yùn)行。本文針對(duì)當(dāng)前自適應(yīng)電壓設(shè)計(jì)直接監(jiān)測(cè)中的預(yù)測(cè)型和出錯(cuò)改錯(cuò)型中存在的問(wèn)題分別提出解決方案,最后,針對(duì)面向高能效的二值化神經(jīng)網(wǎng)絡(luò)加速器,實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)的在線(xiàn)監(jiān)測(cè),進(jìn)一步提升其能效。主要?jiǎng)?chuàng)新工作如下:1.提出寬電壓半路徑監(jiān)測(cè)方案,解決了自適應(yīng)電壓設(shè)計(jì)直接監(jiān)測(cè)預(yù)測(cè)型無(wú)法在當(dāng)周期響應(yīng)的問(wèn)題。該方案將跳變監(jiān)測(cè)單元插入到關(guān)鍵路徑中間點(diǎn)處,實(shí)時(shí)監(jiān)測(cè)片內(nèi)時(shí)序情況。為此本文設(shè)計(jì)了一款面積代價(jià)小并且在寬電壓范圍內(nèi)穩(wěn)定工作的9管跳變監(jiān)測(cè)單元(命名為T(mén)D-1)。考慮到寬電壓下關(guān)鍵路徑的有效性,提出采用關(guān)鍵路徑末端覆蓋法選擇關(guān)鍵路徑,并進(jìn)一步提出采用最小化算法篩選出符合設(shè)計(jì)要求的半路徑監(jiān)測(cè)點(diǎn)。整個(gè)設(shè)計(jì)方案采用SMIC 40nm工...

【文章頁(yè)數(shù)】：131 頁(yè)

【學(xué)位級(jí)別】：博士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 選題背景
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
        1.2.1 寬電壓設(shè)計(jì)
        1.2.2 自適應(yīng)電壓設(shè)計(jì)技術(shù)
        1.2.3 神經(jīng)網(wǎng)絡(luò)高能效計(jì)算技術(shù)
        1.2.4 本文主要貢獻(xiàn)
    1.3 本文的組織結(jié)構(gòu)
第二章 高能效自適應(yīng)調(diào)節(jié)電路技術(shù)概述
    2.1 芯片的功耗組成
        2.1.1 CMOS反相器的動(dòng)態(tài)功耗
        2.1.2 CMOS反相器的靜態(tài)功耗
    2.2 高能效設(shè)計(jì)方法
        2.2.1 寬電壓設(shè)計(jì)技術(shù)
        2.2.2 自適應(yīng)電壓調(diào)節(jié)技術(shù)
    2.3 神經(jīng)網(wǎng)絡(luò)優(yōu)化的目標(biāo)
        2.3.1 能效
        2.3.2 性能
    2.4 二值化神經(jīng)網(wǎng)絡(luò)
        2.4.1 二值化神經(jīng)網(wǎng)絡(luò)計(jì)算原理
        2.4.2 二值化神經(jīng)網(wǎng)絡(luò)批量歸一化
    2.5 本文整體技術(shù)路線(xiàn)
    2.6 本章小結(jié)
第三章 基于半路徑時(shí)序預(yù)警監(jiān)測(cè)方法的AVS系統(tǒng)
    3.1 基于半路徑時(shí)序預(yù)警的自適應(yīng)電壓設(shè)計(jì)原理
    3.2 跳變監(jiān)測(cè)單元電路結(jié)構(gòu)TD-1
        3.2.1 跳變監(jiān)測(cè)單元TD-1結(jié)構(gòu)和工作原理
        3.2.2 跳變監(jiān)測(cè)單元TD-1與國(guó)際上時(shí)序監(jiān)測(cè)單元對(duì)比
    3.3 半路徑監(jiān)測(cè)點(diǎn)選擇
        3.3.1 關(guān)鍵路徑選擇
        3.3.2 半路徑監(jiān)測(cè)點(diǎn)選擇
    3.4 電路仿真驗(yàn)證和流片測(cè)試結(jié)果分析
        3.4.1 芯片功能驗(yàn)證
        3.4.2 芯片測(cè)試
    3.5 本章小結(jié)
第四章 基于Pulse_latch的自適應(yīng)電壓設(shè)計(jì)系統(tǒng)
    4.1 基于Pulse_latch的自適應(yīng)電壓設(shè)計(jì)原理
    4.2 跳變監(jiān)測(cè)單元TD-2
        4.2.1 跳變監(jiān)測(cè)單元TD-2結(jié)構(gòu)
        4.2.2 跳變監(jiān)測(cè)單元TD-2和國(guó)際上時(shí)序監(jiān)測(cè)單元參數(shù)對(duì)比
    4.3 脈沖產(chǎn)生電路
    4.4 關(guān)鍵路徑篩選
    4.5 Pulse_latch劃分簇算法
    4.6 電路仿真驗(yàn)證和流片測(cè)試結(jié)果分析
        4.6.1 芯片后端設(shè)計(jì)和實(shí)現(xiàn)
        4.6.2 芯片功能驗(yàn)證
        4.6.3 芯片測(cè)試結(jié)果分析
    4.7 本章小結(jié)
第五章 自適應(yīng)電壓調(diào)節(jié)在神經(jīng)網(wǎng)絡(luò)中的應(yīng)用
    5.1 神經(jīng)網(wǎng)絡(luò)容錯(cuò)性分析
        5.1.1 人工神經(jīng)網(wǎng)絡(luò)
        5.1.2 容錯(cuò)性分析
        5.1.3 時(shí)序錯(cuò)誤提取
        5.1.4 時(shí)序錯(cuò)誤對(duì)神經(jīng)網(wǎng)絡(luò)精度的影響
    5.2 基于模擬延時(shí)的二值化神經(jīng)網(wǎng)絡(luò)加速器電路
        5.2.1 二值化神經(jīng)網(wǎng)絡(luò)硬件架構(gòu)
        5.2.2 基于模擬延時(shí)的累加單元設(shè)計(jì)
        5.2.3 二值化神經(jīng)網(wǎng)絡(luò)在線(xiàn)監(jiān)測(cè)設(shè)計(jì)
        5.2.4 系統(tǒng)功能驗(yàn)證
        5.2.5 芯片實(shí)測(cè)結(jié)果與分析
    5.3 自累加型神經(jīng)網(wǎng)絡(luò)在線(xiàn)監(jiān)測(cè)設(shè)計(jì)
        5.3.1 在線(xiàn)監(jiān)測(cè)方案設(shè)計(jì)
        5.3.2 電路仿真設(shè)計(jì)驗(yàn)證
    5.4 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
致謝
參考文獻(xiàn)
附錄 A:定制結(jié)構(gòu)晶體管級(jí)網(wǎng)表
博士階段獲得的研究成果



本文編號(hào)：3847889