發(fā)布時間：2021-10-10 23:42

　　隨著半導體技術的快速發(fā)展,數以億計的晶體管集成在單芯片上,多核片上系統(tǒng)的多電源域劃分,功耗,吞吐量,時鐘同步等問題使得芯片設計異常復雜。如果不限定測試場景,可以認為各種功能組合條件下的測試用例趨近無窮多,在有限的項目周期下很難完成芯片的設計驗證工作。為了保證芯片上市時間,硅前驗證做了很場景限定,因此在各個子模塊及系統(tǒng)級做過較為完備的驗證,硅后測試或者平臺開發(fā)時仍會發(fā)現功能驗證漏洞。如果工程樣片在硅后驗證時,電路內部節(jié)點狀態(tài)可觀測性差,片外獲得信息不準確,會使得硅后追蹤調試變得異常困難。為了提高芯片硅后可調試性,增加追蹤數據帶寬,本文做了以下研究,并取得成果。論文首先提出了一種全新的監(jiān)測信號選擇方式,該方式摒棄了傳統(tǒng)的分散式監(jiān)測信號選擇,而采用了廣播選擇模式選擇監(jiān)測信號,即利用同一套寄存器進行監(jiān)測信號選擇,選擇出整個芯片所需輸出的監(jiān)測信號。計算結果說明采用本文所設計的監(jiān)測信號選擇系統(tǒng),選擇寄存器數目線性增長,而分散式選擇模式下寄存器數目則以幾何級數增長。而且本文所提出的信號監(jiān)測系統(tǒng)信號監(jiān)測容量明顯增大。監(jiān)測選擇出的信號在本文設計的追蹤調試系統(tǒng)中被送往片上邏輯分析儀。通過邏輯分析矩陣和追蹤... 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數】：111 頁

【學位級別】：博士

【文章目錄】：
摘要
ABSTRACT
縮略語對照表
第一章 緒論
    1.1 引言
    1.2 VLSI電路驗證流程
        1.2.1 硅前驗證技術
        1.2.2 制造測試技術
        1.2.3 硅后驗證技術
    1.3 國內外研究現狀
    1.4 論文研究內容和貢獻
    1.5 論文的組織結構
第二章 調試系統(tǒng)信號監(jiān)測模塊設計
    2.1 信號監(jiān)測結構設計
        2.1.1 分布式片上監(jiān)測信號選擇
        2.1.2 廣播式片上監(jiān)測信號選擇
    2.2 片上邏輯分析儀
        2.2.1 片上邏輯分析儀設計
        2.2.2 片上邏輯分析儀總線追蹤應用
        2.2.3 片上邏輯分析儀功耗分析應用
        2.2.4 片上邏輯分析儀備用電路應用
    2.3 本章小結
第三章 片上調試追蹤系統(tǒng)設計
    3.1 典型數據追蹤系統(tǒng)
        3.1.1 典型仲裁器追蹤系統(tǒng)
        3.1.2 仲裁器追蹤時間戳設計
        3.1.3 仲裁器追蹤數據帶寬優(yōu)化
        3.1.4 仲裁追蹤溢出監(jiān)測器設計
    3.2 總線訪問追蹤系統(tǒng)
    3.3 單向NoC的數據追蹤系統(tǒng)
        3.3.1 單向NoC追蹤系統(tǒng)簇劃分
        3.3.2 單向NoC追蹤系統(tǒng)網絡接口協(xié)議
        3.3.3 單向NoC追蹤系統(tǒng)延遲計算
        3.3.4 單向NoC追蹤系統(tǒng)路由器設計
        3.3.5 單向NoC追蹤系統(tǒng)實現
        3.3.6 單向NoC追蹤系統(tǒng)調試實例
        3.3.7 單向NoC追蹤系統(tǒng)結果分析
    3.4 追蹤系統(tǒng)數據輸出
        3.4.1 追蹤數據外設存儲器輸出設計
        3.4.2 追蹤數據引腳輸出
    3.5 本章小結
第四章 追蹤系統(tǒng)數據壓縮
    4.1 追蹤指令壓縮
        4.1.1 內核指令特征
        4.1.2 指令壓縮探測電路
    4.2 數據無損壓縮
        4.2.1 LZ77算法硬件優(yōu)化設計
        4.2.2 哈夫曼高速移位拼接
        4.2.3 無損壓縮驗證平臺
        4.2.4 無損壓縮測試結果
    4.3 追蹤輸出結構中的壓縮單元
    4.4 本章小結
第五章 片上調試系統(tǒng)設計
    5.1 片上調試技術
        5.1.1 JTAG片上調試技術研究
        5.1.2 通用總線接口調試設計
    5.2 多核片上調試設計
        5.2.1 交叉觸發(fā)接口及矩陣設計
        5.2.2 多核調試系統(tǒng)交叉觸發(fā)矩陣設計
    5.3 多核系統(tǒng)暫停模式
    5.4 硬件系統(tǒng)核心存儲設計
    5.5 本章小結
第六章 混合信號測試系統(tǒng)設計
    6.1 混合信號電路測試相關問題
    6.2 射頻信號電路內建自測
        6.2.1 射頻內建自建測試結構
        6.2.2 射頻內建自測校準電路
        6.2.3 通過CORDIC進行數字傅里葉變換
        6.2.4 低成本DSP信噪比計算
        6.2.5 測量結果分析
    6.3 本章小結
第七章 總結與展望
    7.1 研究結論
    7.2 展望
參考文獻
致謝
作者簡介


【參考文獻】：
期刊論文
[1]Gzip壓縮的硬件加速電路設計[J]. 李冰,王超凡,顧巍,董乾.  電子學報. 2017(03)
[2]3D疊層封裝集成電路的缺陷定位方法[J]. 林曉玲,恩云飛,姚若河.  華南理工大學學報(自然科學版). 2016(05)
[3]基于CORDIC的FFT處理器設計[J]. 馬超.  信息技術. 2015(07)
[4]測試探針結構的技術發(fā)展[J]. 李曉惠.  制造業(yè)自動化. 2013(21)
[5]超大規(guī)模集成電路可調試性設計綜述[J]. 錢誠,沈海華,陳天石,陳云霽.  計算機研究與發(fā)展. 2012(01)
[6]基于SOPC的邏輯分析IP核設計[J]. 付平,徐聰,尹洪濤.  電子測量技術. 2011(07)
[7]有效的哈希沖突解決辦法[J]. 張朝霞,劉耀軍.  計算機應用. 2010(11)
[8]基于OCP接口的片上網絡性能評估平臺[J]. 羅丹,吳寧.  中國集成電路. 2010(08)
[9]Huffman編解碼及其快速算法研究[J]. 李曉飛.  現代電子技術. 2009(21)
[10]基于路由器解析式模型的NoC網絡性能分析方法[J]. 賴明澈,王志英,戴葵.  計算機輔助設計與圖形學學報. 2009(03)

碩士論文
[1]在系統(tǒng)邏輯分析儀的電路設計與實現[D]. 曾波.電子科技大學 2012
[2]片上網絡路由算法研究[D]. 朱小兵.西安電子科技大學 2009



本文編號：3429374