作為集成電路領(lǐng)域內(nèi)一種半定制電路,現(xiàn)場可編程門陣列（Field Programmable Gate Arrays,簡稱FPGA）具有設(shè)計(jì)靈活、成本低、邏輯資源豐富等優(yōu)點(diǎn),目前已經(jīng)廣泛應(yīng)用于現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)。以硬件描述語言（Hardware Description Language,簡稱HDL）設(shè)計(jì)的電路,經(jīng)過FPGA EDA（Electronic Design Automation）軟件編譯后生成二進(jìn)制位流,使用該位流可以對FPGA芯片中的可編程開關(guān)等物理器件進(jìn)行配置從而最終在FPGA上實(shí)現(xiàn)電路功能。隨著FPGA集成度和電路規(guī)模的增長,FPGA EDA軟件耗時(shí)越來越長,從而降低FPGA在半導(dǎo)體市場上的競爭力并制約FPGA的健康發(fā)展。因此,提升FPGA EDA支撐軟件的效率,已經(jīng)成為當(dāng)前FPGA領(lǐng)域內(nèi)主要研究方向之一。FPGA EDA軟件的流程包括電路設(shè)計(jì)、行為綜合、工藝映射/邏輯綜合、打包/裝箱、布局和布線,而其中布線是該流程中耗時(shí)最長的步驟之一,且布線的好壞直接影響到電路最終在FPGA硬件上實(shí)現(xiàn)后的性能。然而,目前的FPGA布線算法存在以下兩方面的不足:（1）算法運(yùn)行速度慢,導(dǎo)致電路... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：146 頁

【學(xué)位級別】：博士

【文章目錄】：
摘要
ABSTRACT
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縮略語對照表
第一章 緒論
    1.1 研究背景
    1.2 國內(nèi)外研究現(xiàn)狀
        1.2.1 串行FPGA布線算法
        1.2.2 并行FPGA布線算法
        1.2.3 目前方法存在的問題
    1.3 本文研究內(nèi)容
    1.4 論文組織結(jié)構(gòu)
第二章 FPGA結(jié)構(gòu)和開發(fā)流程
    2.1 島型結(jié)構(gòu)FPGA
        2.1.1 可配置邏輯單元
        2.1.2 輸入輸出單元
        2.1.3 異構(gòu)功能單元
        2.1.4 可編程連線資源
    2.2 FPGA EDA流程
        2.2.1 設(shè)計(jì)輸入
        2.2.2 行為綜合
        2.2.3 工藝映射
        2.2.4 打包
        2.2.5 布局
        2.2.6 布線
        2.2.7 位流生成
    2.3 本章小結(jié)
第三章 一種利用高效重布線策略的時(shí)間優(yōu)化FPGA布線算法
    3.1 FPGA布線問題
    3.2 利用高效重布線策略的時(shí)間優(yōu)化FPGA布線算法
        3.2.1 總體框架
        3.2.2 布線算法
        3.2.3 新的迷宮布線算法
        3.2.4 高效重布線策略
    3.3 實(shí)驗(yàn)測試
        3.3.1 實(shí)驗(yàn)環(huán)境和測試電路介紹
        3.3.2 測試結(jié)果
    3.4 本章小結(jié)
第四章 一種利用線網(wǎng)混合劃分和并行策略的FPGA布線算法
    4.1 算法總體框架
    4.2 線網(wǎng)劃分
        4.2.1 劃分第一階段
        4.2.2 劃分第二階段
    4.3 對互斥線網(wǎng)集合布線
    4.4 對重疊線網(wǎng)集合布線
    4.5 布線結(jié)果確定性分析
    4.6 實(shí)驗(yàn)結(jié)果
        4.6.1 實(shí)驗(yàn)環(huán)境和測試電路介紹
        4.6.2 負(fù)載平衡
        4.6.3 內(nèi)存使用
        4.6.4 布線運(yùn)行時(shí)間
        4.6.5 和現(xiàn)有方法比較
    4.7 本章小結(jié)
第五章 實(shí)現(xiàn)兩種FPGA布線算法的支持工具
    5.1 利用高效重布線策略的時(shí)間優(yōu)化FPGA布線算法支持工具
        5.1.1 文件信息讀取
        5.1.2 構(gòu)建布線資源圖
        5.1.3 線網(wǎng)布線
        5.1.4 實(shí)驗(yàn)結(jié)果
    5.2 利用線網(wǎng)混合劃分和并行策略的FPGA布線算法支持工具
        5.2.1 線網(wǎng)劃分
        5.2.2 多線程并行布線
        5.2.3 實(shí)驗(yàn)結(jié)果
    5.3 本章小結(jié)
第六章 總結(jié)與展望
    6.1 工作總結(jié)
    6.2 研究展望
參考文獻(xiàn)
致謝
作者簡介


【參考文獻(xiàn)】：
期刊論文
[1]基于PathFinder和拆線-重布的FPGA時(shí)序布線算法[J]. 劉洋,楊海鋼,喻偉,崔秀海,黃娟.  計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào). 2014(01)
[2]自動修復(fù)短時(shí)序違反路徑的FPGA布線算法[J]. 劉洋,楊海鋼,喻偉,蔡剛,徐維濤.  計(jì)算機(jī)應(yīng)用研究. 2014(01)
[3]力驅(qū)動三維FPGA布局算法[J]. 隋文濤,董社勤,邊計(jì)年.  計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào). 2011(10)



本文編號：3246676