本文關(guān)鍵詞：基于多階信號(hào)調(diào)制技術(shù)的高速SerDes物理層電路設(shè)計(jì)優(yōu)化，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著集成電路的快速發(fā)展和多處理器計(jì)算能力的不斷提高,芯片間互連成為提高計(jì)算機(jī)系統(tǒng)性能的關(guān)鍵因素。傳統(tǒng)的并行數(shù)據(jù)傳輸方式由于芯片管腳的限制正逐漸被高速串行通信技術(shù)所取代。高速串行鏈路的物理層是高速串行通信的一個(gè)研究熱點(diǎn),涉及到均衡技術(shù)、信號(hào)調(diào)制技術(shù)等問(wèn)題。均衡器類型的復(fù)雜多樣性,以及電路設(shè)計(jì)中受工藝條件的局限使得背板收發(fā)器的設(shè)計(jì)面臨帶寬、補(bǔ)償增益、信號(hào)擺幅等多方面的挑戰(zhàn)。四電平脈沖幅度調(diào)制技術(shù)由于其帶寬壓縮特性被逐漸應(yīng)用于下一代高速背板標(biāo)準(zhǔn)中,但是面臨著線性度、符號(hào)相關(guān)性抖動(dòng)以及判決閾值不確定性等諸多問(wèn)題。本文針對(duì)高速串行鏈路物理層,從電路與系統(tǒng)的角度出發(fā),重點(diǎn)研究均衡策略及其電路設(shè)計(jì)、幅度調(diào)制技術(shù)的設(shè)計(jì)與應(yīng)用,以及相位調(diào)制技術(shù)的應(yīng)用與設(shè)計(jì)。首先,為了應(yīng)對(duì)高速背板信道的非理想特性所引起的碼間干擾等問(wèn)題,本文提出了一種基于非歸零碼的均衡器設(shè)計(jì)方法。傳統(tǒng)的背板收發(fā)器從發(fā)送和接收兩端均衡電路設(shè)計(jì)優(yōu)化的角度,探索串行鏈路在速率和功耗方面的提升方法。本文從整體的、系統(tǒng)的角度,結(jié)合噪聲環(huán)境、信號(hào)擺幅以及工藝特征參數(shù)等指標(biāo),對(duì)背板收發(fā)器的均衡器提出了一種指標(biāo)分配策略,指導(dǎo)均衡器各級(jí)電路的結(jié)構(gòu)設(shè)計(jì)與參數(shù)確定。我們?cè)O(shè)計(jì)了一個(gè)針對(duì)10-16 Gb/s的背板收發(fā)器電路,包含對(duì)發(fā)送端均衡器的比較、接收端均衡器校準(zhǔn)電路的設(shè)計(jì)討論。在65nm CMOS工藝最差情況、典型情況、最好情況三種工藝角下的電路瞬態(tài)仿真和建模擬合結(jié)果表明,在三類不同特性的背板信道下采用所提出的均衡策略與均衡器電路設(shè)計(jì)在誤碼率為10-12條件下眼圖打開(kāi)0.2個(gè)單位間隔左右。其次,本文為了解決串行鏈路中的帶寬受限問(wèn)題,提出了一種基于四電平脈沖幅度調(diào)制的收發(fā)器電路設(shè)計(jì),包含改善線性度的符號(hào)產(chǎn)生發(fā)送驅(qū)動(dòng)器、減少符號(hào)相關(guān)性抖動(dòng)的發(fā)送端均衡器和基于數(shù)字電路實(shí)現(xiàn)的接收端均衡器。由于傳統(tǒng)的電流模式符號(hào)產(chǎn)生器輸出的線性度受輸入信號(hào)的擺幅制約,我們提出了一種基于電壓模式的符號(hào)產(chǎn)生器來(lái)拓展四電平脈沖幅度調(diào)制的輸出線性范圍。在65nnmCMOS工藝下版圖后提取寄生參數(shù)的電路仿真結(jié)果表明,10 Gb/s四電平脈沖幅度調(diào)制采用基于電壓模式的符號(hào)產(chǎn)生器比傳統(tǒng)的電流模式符號(hào)產(chǎn)生器的輸出線性度改善了43.1%。同時(shí),在傳統(tǒng)的發(fā)送端幅度均衡的基礎(chǔ)上,我們提出了一種轉(zhuǎn)換敏感的發(fā)送均衡技術(shù),通過(guò)判別四電平脈沖幅度調(diào)制的符號(hào)轉(zhuǎn)換類型調(diào)整符號(hào)的轉(zhuǎn)換時(shí)間,使得四電平脈沖幅度調(diào)制的符號(hào)轉(zhuǎn)換隱藏于最大的電平間隔轉(zhuǎn)換之中,從而減小符號(hào)相關(guān)性抖動(dòng)。在65nmCMOS工藝下版圖后提取寄生參數(shù)的電路仿真結(jié)果表明,20Gb/s四電平脈沖幅度調(diào)制在6英寸背板信道上傳輸,采用轉(zhuǎn)換敏感的發(fā)送端均衡器比采用傳統(tǒng)的發(fā)送均衡器的近端眼圖符號(hào)相關(guān)性抖動(dòng)降低近一半,遠(yuǎn)端眼寬增大0.18個(gè)單位間隔。另外,我們提出了一種基于數(shù)字電路實(shí)現(xiàn)的四電平脈沖幅度調(diào)制的判決反饋均衡器設(shè)計(jì),時(shí)序收斂可達(dá)20Gb/s,并且四個(gè)抽頭系數(shù)可以自適應(yīng)收斂。最后,本文為了解決四電平脈沖幅度調(diào)制在相同發(fā)送電平下信噪比損失大的問(wèn)題,從相位調(diào)制技術(shù)降低符號(hào)率的角度,提出了一種四相移正弦曲線符號(hào)。我們從信噪比和功率譜密度兩個(gè)方面比較了非歸零碼、四電平脈沖幅度調(diào)制和四相移正弦曲線符號(hào)的優(yōu)缺點(diǎn),得出帶預(yù)加重的四相移正弦曲線符號(hào)符號(hào)(占空比為66%)可以在功率譜密度上逼近四電平脈沖幅度調(diào)制的同時(shí),改善33%的信噪比損失�；谒南嘁普仪�符號(hào)在符號(hào)產(chǎn)生和時(shí)序上的特殊性,我們提出了一種基于四相移正弦曲線符號(hào)的收發(fā)器電路,包含去周期化電路、帶預(yù)加重的編碼器、時(shí)鐘恢復(fù)、接收端均衡器以及譯碼電路等。晶體管級(jí)仿真表明,在65nm工藝1.2V電源電壓以及600mV峰峰值的發(fā)送電平下,衰減小于20dB的信道下,四相移正弦曲線符號(hào)比四電平脈沖幅度調(diào)制的平均眼高大一倍。同時(shí),隨著電源電壓從1.2V下降到0.9V,四相移正弦曲線符號(hào)的眼圖打開(kāi)程度下降率比四電平脈沖幅度調(diào)制小55%,比非歸零碼小20%。本文探索計(jì)算機(jī)系統(tǒng)中集成化芯片間互連高速串行鏈路單通道的物理層設(shè)計(jì)策略,從均衡電路設(shè)計(jì)方法和信號(hào)調(diào)制技術(shù)兩個(gè)角度,提出了創(chuàng)新的電路設(shè)計(jì)及信號(hào)優(yōu)化策略,為下一代集成化芯片間高速互連提供設(shè)計(jì)參考及解決方案。
【關(guān)鍵詞】：高速串行鏈路 背板收發(fā)器 均衡 信號(hào)技術(shù)
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN911.3;TN402
【目錄】：

• 致謝5-6
• 摘要6-8
• Abstract8-17
• 1. 緒論17-33
• 1.1. 課題背景及研究意義18-19
• 1.2. 高速串行鏈路概述19-23
• 1.2.1. 高速串行鏈路的應(yīng)用場(chǎng)景20-22
• 1.2.2. 高速串行收發(fā)器的設(shè)計(jì)挑戰(zhàn)22-23
• 1.3. 高速串行鏈路研究現(xiàn)狀23-27
• 1.3.1. 國(guó)外相關(guān)研究23-25
• 1.3.2. 國(guó)內(nèi)相關(guān)研究25-27
• 1.4. 本文解決的關(guān)鍵技術(shù)問(wèn)題27-30
• 1.5. 本文主要工作與內(nèi)容安排30-33
• 2. 高速串行鏈路背板收發(fā)器設(shè)計(jì)方法33-66
• 2.1. 高速串行鏈路背板通道特性分析33-34
• 2.2. 高速串行收發(fā)器總體結(jié)構(gòu)34-35
• 2.3. 均衡器電路設(shè)計(jì)35-52
• 2.3.1. 前向均衡器36-39
• 2.3.2. 連續(xù)時(shí)間線性均衡器39-43
• 2.3.3. 判決反饋均衡器43-52
• 2.4. 背板收發(fā)器中的指標(biāo)分配52-56
• 2.5. 并串/串并轉(zhuǎn)換電路56-58
• 2.6. 實(shí)驗(yàn)分析58-63
• 2.6.1. 實(shí)驗(yàn)環(huán)境58
• 2.6.2. FFE電路性能比較58-59
• 2.6.3. CTLE頻率響應(yīng)分析59-60
• 2.6.4. DFE系數(shù)自適應(yīng)校準(zhǔn)電路分析60-61
• 2.6.5. 收發(fā)器誤碼率分析61-62
• 2.6.6. 功耗分析62-63
• 2.7. 相關(guān)工作63-64
• 2.8. 本章小結(jié)64-66
• 3. 應(yīng)用于高速串行鏈路的幅度調(diào)制技術(shù)66-98
• 3.1. 線性度66-71
• 3.1.1. 多電平信號(hào)線性度問(wèn)題的成因分析66-69
• 3.1.2. 改進(jìn)線性度的多電平符號(hào)產(chǎn)生器69-71
• 3.2. 發(fā)送端均衡71-77
• 3.2.1. PAM-4符號(hào)相關(guān)性抖動(dòng)的成因分析72-73
• 3.2.2. PAM-4轉(zhuǎn)換時(shí)間前向均衡器電路設(shè)計(jì)73-77
• 3.3. 接收端均衡77-85
• 3.3.1. PAM-4接收端指標(biāo)分配77-78
• 3.3.2. PAM-4 DFE的設(shè)計(jì)挑戰(zhàn)與難點(diǎn)78-79
• 3.3.3. 高速模數(shù)轉(zhuǎn)換器ADC設(shè)計(jì)79-82
• 3.3.4. 基于數(shù)字信號(hào)處理的DFE設(shè)計(jì)82-85
• 3.4. 實(shí)驗(yàn)分析85-94
• 3.4.1. 測(cè)試向量和性能評(píng)價(jià)標(biāo)準(zhǔn)85-86
• 3.4.2. 線性度結(jié)果分析86-87
• 3.4.3. 發(fā)送端均衡結(jié)果分析87-90
• 3.4.4. 接收端均衡結(jié)果分析90-94
• 3.5. 相關(guān)工作94-96
• 3.6. 本章小結(jié)96-98
• 4. 應(yīng)用于高速串行鏈路的相位調(diào)制技術(shù)98-122
• 4.1. 四相移正弦曲線符號(hào)99-104
• 4.1.1. 信噪比分析99-101
• 4.1.2. 功率譜分析101-104
• 4.1.3. 性能比較104
• 4.2. 基于四相移正弦曲線符號(hào)的收發(fā)器電路設(shè)計(jì)104-113
• 4.2.1. 去周期化電路106-107
• 4.2.2. 編碼器電路107-108
• 4.2.3. 四相移正弦曲線符號(hào)的均衡電路108-109
• 4.2.4. 四相移正弦曲線符號(hào)的時(shí)鐘恢復(fù)電路109-111
• 4.2.5. 解碼器電路111-113
• 4.3. 實(shí)驗(yàn)結(jié)果113-120
• 4.3.1. 信道特性分析113-114
• 4.3.2. 信噪比余量比較114-116
• 4.3.3. 電路子模塊仿真116-118
• 4.3.4. 收發(fā)器整體仿真結(jié)果118-119
• 4.3.5. 功耗分析119-120
• 4.4. 相關(guān)工作120
• 4.5. 本章小結(jié)120-122
• 總結(jié)與展望122-124
• 參考文獻(xiàn)124-134
• 作者攻讀博士學(xué)位期間發(fā)表的論文134-135
• 作者攻讀博士學(xué)位期間參與的科研工作135-136
• 附錄(縮略表)136

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本文編號(hào)：267146