【摘要】：隨著移動(dòng)互聯(lián)網(wǎng)和物聯(lián)網(wǎng)的發(fā)展,基于ARM的嵌入式處理器越來越普及,例如智能手機(jī)和智能平板等。一方面,代碼的二進(jìn)制兼容性已經(jīng)成為新的處理器架構(gòu)能否進(jìn)入嵌入式市場(chǎng)的主要阻礙。另一方面,這些處理器往往采用電池供電,面臨嚴(yán)重的功耗問題。動(dòng)態(tài)二進(jìn)制轉(zhuǎn)譯技術(shù)不但能夠有效解決上述代碼兼容性問題,實(shí)現(xiàn)跨平臺(tái)執(zhí)行；還能夠?qū)崟r(shí)獲得程序的運(yùn)行信息,有針對(duì)性的對(duì)程序進(jìn)行動(dòng)態(tài)優(yōu)化,以獲得最佳能效。本文圍繞動(dòng)態(tài)二進(jìn)制轉(zhuǎn)譯的關(guān)鍵技術(shù)進(jìn)行了研究,提出了面向動(dòng)態(tài)轉(zhuǎn)譯的加速方法；并利用二進(jìn)制轉(zhuǎn)譯的跨平臺(tái)特性和動(dòng)態(tài)優(yōu)化特性,將二進(jìn)制轉(zhuǎn)譯技術(shù)和瞬態(tài)錯(cuò)誤自適應(yīng)的低電壓處理器設(shè)計(jì)技術(shù)相結(jié)合,以有效提高處理器能效。本文主要研究?jī)?nèi)容和創(chuàng)新點(diǎn)為：1、基于轉(zhuǎn)移指令特性的動(dòng)態(tài)轉(zhuǎn)譯方法。針對(duì)傳統(tǒng)方法統(tǒng)一轉(zhuǎn)譯轉(zhuǎn)移指令導(dǎo)致轉(zhuǎn)譯器效率較低,基于轉(zhuǎn)移目標(biāo)地址在函數(shù)內(nèi)外的不同特征提出直接映射和指令類型轉(zhuǎn)譯策略組合的動(dòng)態(tài)轉(zhuǎn)譯方法。對(duì)函數(shù)內(nèi)轉(zhuǎn)移指令,直接采用目標(biāo)架構(gòu)中對(duì)應(yīng)的分支指令進(jìn)行映射,通過轉(zhuǎn)移前后指令轉(zhuǎn)譯碼無縫鏈接高效轉(zhuǎn)譯條件分支指令,且無需生成源寄存器到內(nèi)存同步指令；對(duì)函數(shù)間轉(zhuǎn)移指令,區(qū)別對(duì)待函數(shù)轉(zhuǎn)移和其他轉(zhuǎn)移指令,通過將源程序函數(shù)轉(zhuǎn)移指令屬性繼承給轉(zhuǎn)譯碼以提高目標(biāo)機(jī)轉(zhuǎn)移預(yù)測(cè)器準(zhǔn)確率。2、基于高速緩存負(fù)荷均衡的動(dòng)態(tài)轉(zhuǎn)譯方法。針對(duì)動(dòng)態(tài)轉(zhuǎn)譯時(shí)指令和數(shù)據(jù)高速緩存訪問負(fù)荷大幅增加且增幅不均衡導(dǎo)致的轉(zhuǎn)譯器性能下降問題,提出基于指令與數(shù)據(jù)高速緩存訪問負(fù)荷動(dòng)態(tài)均衡的軟硬件協(xié)同轉(zhuǎn)譯方法。該方法為處理器設(shè)計(jì)高速緩存負(fù)荷平衡狀態(tài),該狀態(tài)將數(shù)據(jù)高速緩存分為普通區(qū)和負(fù)荷平衡區(qū),普通區(qū)緩存正常的程序數(shù)據(jù),負(fù)荷平衡區(qū)通過負(fù)荷轉(zhuǎn)化通道吸收動(dòng)態(tài)轉(zhuǎn)譯器調(diào)度器將源機(jī)器代碼空間地址向目標(biāo)機(jī)器代碼空間地址轉(zhuǎn)換時(shí)在指令高速緩存上產(chǎn)生的部分負(fù)荷,提高數(shù)據(jù)高速緩存利用率。3、基于瞬態(tài)錯(cuò)誤預(yù)測(cè)模型的單周期糾錯(cuò)的低電壓處理器�；诘碗妷禾幚砥髦械乃矐B(tài)錯(cuò)誤在流水線中分布的局部性和可預(yù)測(cè)性,提出軟硬件協(xié)同設(shè)計(jì)的單周期糾錯(cuò)的低電壓處理器設(shè)計(jì)方法。該方法的核心思想是基于動(dòng)態(tài)轉(zhuǎn)譯技術(shù)建立處理器瞬態(tài)錯(cuò)誤預(yù)測(cè)模型。該模型在程序編譯時(shí)對(duì)可能出錯(cuò)的指令流進(jìn)行預(yù)測(cè)。對(duì)于那些可能出錯(cuò)的指令流,通過處理器瞬態(tài)錯(cuò)誤消除編程接口,在編譯時(shí)即將可能出現(xiàn)的瞬態(tài)錯(cuò)誤規(guī)避掉,有效提高系統(tǒng)的容錯(cuò)能力和能效。4、基于輕量級(jí)動(dòng)態(tài)優(yōu)化的低電壓處理器。基于低電壓處理器中的瞬態(tài)錯(cuò)誤在指令級(jí)的局部性,提出基于動(dòng)態(tài)優(yōu)化的軟硬件協(xié)同設(shè)計(jì)的低電壓處理器設(shè)計(jì)方法。該方法在軟硬件之間,引入一個(gè)基于動(dòng)態(tài)轉(zhuǎn)譯技術(shù)的輕量級(jí)的動(dòng)態(tài)優(yōu)化器。該優(yōu)化器在程序運(yùn)行時(shí)實(shí)時(shí)收集程序的瞬態(tài)錯(cuò)誤信息,在處理器空閑時(shí)分析這些錯(cuò)誤信息并在熱點(diǎn)錯(cuò)誤指令之前插入瞬態(tài)錯(cuò)誤警報(bào)。當(dāng)程序再次執(zhí)行時(shí),如果優(yōu)化器發(fā)現(xiàn)特定的指令序列不斷引起瞬態(tài)錯(cuò)誤,立即激活預(yù)留在該指令序列之前的瞬態(tài)錯(cuò)誤警報(bào),以通知硬件采取措施,避免該指令未來執(zhí)行時(shí)的瞬態(tài)錯(cuò)誤。該方法通過軟硬件協(xié)同設(shè)計(jì)以極低的成本消除了高達(dá)95%以上的瞬態(tài)錯(cuò)誤,不但大幅減少因?yàn)榧m錯(cuò)導(dǎo)致的性能損失和功耗損失,而且使得底層的容錯(cuò)硬件可以設(shè)計(jì)的非常簡(jiǎn)單和魯棒,有效提高系統(tǒng)的容錯(cuò)能力和能效。
[Abstract]:With the development of mobile Internet and Internet of Things, embedded processors based on ARM are becoming more and more popular, such as smart phones and smart tablets. On the one hand, the binary compatibility of the code has become a major impediment to the ability of the new processor architecture to access the embedded market. On the other hand, these processors are often powered by batteries and are subject to severe power consumption problems. The dynamic binary translation technology can not only effectively solve the code compatibility problem, realize cross-platform execution, but also can obtain the operation information of the program in real time, and carry out dynamic optimization on the program to obtain the optimal energy efficiency. In this paper, the key technology of dynamic binary translation is studied, and an acceleration method for dynamic translation is proposed, and the binary translation technology and the transient error adaptive low-voltage processor design technology are combined with the cross-platform characteristic and the dynamic optimization characteristic of the binary translation. So as to effectively improve the energy efficiency of the processor. The main content and innovation point of this paper are as follows:1. Dynamic translation method based on the characteristic of transfer instruction. A dynamic translation method of direct mapping and instruction type translation strategy combination is proposed based on the different features of the transfer target address inside and outside the function. the transfer instruction in the function is directly mapped by the branch instruction corresponding to the target structure, and the branch instruction of the high-efficiency translation condition is not required to be generated by the instruction forwarding and decoding before and after the transfer, and the source register is not required to be generated to the memory synchronization instruction; and the function-to-function transfer instruction is executed, The method of dynamic translation based on the load balance of the cache is based on the transfer of the function of the source program and the other transfer instruction. A software and hardware co-translation method based on instruction and data cache access load dynamic balance is proposed for the problem of the decrease of the translator's performance due to the significant increase of the instruction and data cache access load and the unbalanced increase in the dynamic translation. The method comprises the following steps of: designing a cache load balance state for a processor, dividing the data cache into a normal area and a load balance area, and caching normal program data in the normal area; the load balance region absorbs the partial load generated on the instruction cache when the dynamic translator scheduler absorbs the partial load generated on the instruction cache when the source machine code space address is converted to the target machine code space address by the load conversion channel absorption dynamic translator scheduler, A low voltage processor based on a single-cycle error correction of a transient error prediction model. Based on the local and the predictability of the transient error in the low voltage processor in the pipeline, a low-voltage processor design method for the single-cycle error correction of the hardware and software co-design is proposed. The core idea of the method is to set up a processor transient error prediction model based on the dynamic translation technology. The model predicts the possible error of the instruction stream when the program is compiled. For those instruction streams that may be wrong, the programming interface can be eliminated by the processor's transient error, and the possible transient errors can be avoided at the time of the compilation, so that the fault-tolerance and energy efficiency of the system can be effectively improved. Based on the local error of the low voltage processor, the design method of the low voltage processor based on the dynamic optimization of the hardware and software is proposed. The method introduces a lightweight dynamic optimizer based on dynamic translation technology between hardware and software. The optimizer collects the transient error information of the program in real time while the processor is running, analyzes the error messages when the processor is idle and inserts a transient error alert before the hotspot error instruction. When the program is executed again, if the optimizer finds that a particular instruction sequence continues to cause a transient error, the transient error alert that is reserved before the instruction sequence is immediately activated to notify the hardware to take steps to avoid a transient error in the future execution of the instruction. The method eliminates the transient error of up to 95% at a very low cost through the cooperative design of the hardware and software, not only greatly reduces the performance loss and the power loss caused by error correction, but also makes the fault-tolerant hardware of the bottom layer simple and robust in design, And the fault tolerance and energy efficiency of the system can be effectively improved.
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP332

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本文編號(hào)：2500172