【摘要】：NAND Flash憑借非易失、讀寫速度快、存儲容量大、功耗低以及抗震性好等優(yōu)良特性,在大容量與高采樣率測試系統(tǒng)中得到了廣泛的應(yīng)用。為進(jìn)一步提高NAND Flash的存儲容量和降低其單元存儲成本,NAND Flash芯片的尺寸隨著半導(dǎo)體生產(chǎn)工藝的提高而持續(xù)減小。但是NAND Flash存儲胞元內(nèi)相鄰兩個閾值電壓間隔的逐漸減小帶來了數(shù)據(jù)錯誤率的升高。由于存儲胞元僅能承受有限次數(shù)的編程/擦除周期,所以導(dǎo)致了NAND Flash有限的使用壽命。因此,研究相關(guān)的NAND Flash存儲管理策略以降低其錯誤率和延長其使用壽命將變得非常有意義。本文以NAND Flash的錯誤特征為基礎(chǔ),依次從編程數(shù)據(jù)預(yù)處理、Flash轉(zhuǎn)換層(Flash Translation Layer,FTL)算法優(yōu)化、平均錯誤率預(yù)測模型以及頁粒度可實現(xiàn)的磨損均衡等方面對NAND Flash存儲系統(tǒng)的管理策略進(jìn)行了研究,并在硬件平臺上進(jìn)行了相關(guān)的實驗驗證。本文的主要研究內(nèi)容和取得的成果如下:1.為降低NAND Flash的主要錯誤率,本文首先研究了NAND Flash的數(shù)據(jù)駐留與編程干擾錯誤所具有的明顯的數(shù)據(jù)相關(guān)性,然后提出了一種基于數(shù)據(jù)模式差異的聯(lián)合編碼策略。該策略的核心是通過一種重映射編碼提升待編程數(shù)據(jù)中“1”的比例,并依托于縮短BCH碼構(gòu)成聯(lián)合編碼構(gòu)架對重映射編解碼過程中的數(shù)據(jù)進(jìn)行保護。由于該聯(lián)合編碼策略不會造成編解碼前后有效數(shù)據(jù)寬度的變化因而不會占用額外的用戶數(shù)據(jù)區(qū),所以該策略能夠?qū)崿F(xiàn)與各種FTL算法的透明適配。實驗結(jié)果表明,本文所提出的聯(lián)合編碼策略可以在數(shù)據(jù)吞吐率略有下降的情形下,使NAND Flash的編程干擾和數(shù)據(jù)駐留錯誤分別降低約90%和98%。2.為提高NAND Flash的使用壽命,本文首先研究了NAND Flash駐留錯誤所表現(xiàn)出來的顯著頁差異性,然后提出了一種新穎的關(guān)注頁耐受力差異(Page Endurance Variance Aware,PEVA)的FTL優(yōu)化策略。PEVA策略將傳統(tǒng)的FTL地址映射原理與壞塊管理的構(gòu)架進(jìn)行了融合與優(yōu)化,將運行于底層驅(qū)動層的粗粒度的壞塊管理轉(zhuǎn)化為融入FTL層的細(xì)粒度的壞頁管理,以充分挖掘NAND Flash數(shù)據(jù)塊內(nèi)各頁的使用壽命潛能。實驗結(jié)果表明,與傳統(tǒng)壞塊管理算法相比,PEVA策略可以在不增加額外硬件負(fù)荷的情況下,使NAND Flash壽命最大延長9.8倍。3.本文詳細(xì)分析了NAND Flash隨駐留時間和編程/擦除次數(shù)表現(xiàn)出來的錯誤特征,在此基礎(chǔ)上總結(jié)出一種基于多項式的頁原始平均位錯誤率預(yù)測模型。依托于該模型,并結(jié)合NAND Flash存在的頁耐受力差異性,本文提出了一種細(xì)粒度可實現(xiàn)的頁磨損均衡(Page-Granularity Wear-Leveling,PGWL)策略。PGWL策略可以根據(jù)NAND Flash錯誤率預(yù)估模型對數(shù)據(jù)頁的錯誤率等級進(jìn)行評判,并以此作為衡量標(biāo)準(zhǔn)來實時地、動態(tài)地實施編程釋放操作。實驗結(jié)果表明,PGWL策略與傳統(tǒng)的塊級磨損均衡策略相比,能夠延長NAND Flash的使用壽命約87.8%,而其帶來的數(shù)據(jù)吞吐負(fù)荷可以忽略不計。
[Abstract]:NAND Flash has been widely used in large capacity and high sampling rate test systems because of its excellent characteristics, such as non-easy to lose, fast reading and writing speed, large storage capacity, low power consumption and good seismic resistance. In order to further improve the storage capacity of NAND Flash and reduce its unit storage cost, the size of, NAND Flash chip continues to decrease with the increase of semiconductor production process. However, the gradual decrease of the voltage interval between the two adjacent threshold cells in NAND Flash storage cells leads to the increase of data error rate. Because the storage cell can only withstand a limited number of programming / erasure cycles, it leads to the limited service life of NAND Flash. Therefore, it is very meaningful to study the related NAND Flash storage management strategies to reduce its error rate and prolong its service life. Based on the error characteristics of NAND Flash, this paper optimizes the algorithm from programming data preprocessing and Flash conversion layer (Flash Translation Layer,FTL). The average error rate prediction model and the wear balance of page granularity are studied, and the management strategy of NAND Flash storage system is studied, and the related experiments are carried out on the hardware platform. The main research contents and achievements of this paper are as follows: 1. In order to reduce the main error rate of NAND Flash, this paper first studies the obvious data correlation between NAND Flash data residence and programming interference error, and then proposes a joint coding strategy based on data pattern difference. The core of this strategy is to improve the proportion of "1" in the data to be programmed through a kind of remapping coding, and to protect the data in the process of remapping coding and decoding by shortening the joint coding framework of BCH code. Because the joint coding strategy does not cause the change of the effective data width before and after coding and decoding, it will not occupy the additional user data area, so the strategy can realize the transparent adaptation with various FTL algorithms. The experimental results show that the joint coding strategy proposed in this paper can reduce the programming interference and data resident error of NAND Flash by about 90% and 98% respectively when the data throughput decreases slightly. In order to improve the service life of NAND Flash, this paper first studies the significant page difference of NAND Flash resident error, and then proposes a novel concern page tolerance difference (Page Endurance Variance Aware,. The FTL optimization strategy of PEVA). The PEVA strategy merges and optimizes the traditional FTL address mapping principle and the framework of bad block management, and converts the coarse-grain bad block management running in the underlying driver layer into the fine-granularity bad page management integrated into the FTL layer. In order to fully tap the useful life potential of each page in the NAND Flash data block. The experimental results show that compared with the traditional bad block management algorithm, PEVA strategy can prolong the life of NAND Flash by 9. 8 times without increasing the additional hardware load. In this paper, the error characteristics of NAND Flash with resident time and programming / erasure times are analyzed in detail, on the basis of which a prediction model of page original average bit error rate based on multinomial is summarized. Based on this model and the difference of page tolerance in NAND Flash, a fine granularity and realizable page wear equilibrium (Page-Granularity Wear-Leveling,) is proposed in this paper. PGWL) Strategy. PGWL strategy can judge the error rate level of data page according to the NAND Flash error rate prediction model, and use it as a measure to implement programming release operation in real time and dynamically. The experimental results show that compared with the traditional block wear equilibrium strategy, PGWL strategy can prolong the service life of NAND Flash by about 87.8%, and the data throughput load can be ignored.
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2016
【分類號】：TP333

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本文編號：2495740