本文選題：片上多核處理器 + 以數(shù)據(jù)為中心�。� 參考：《清華大學(xué)》2016年博士論文

【摘要】：未來(lái)的超大規(guī)模計(jì)算系統(tǒng)設(shè)計(jì)面臨著兩個(gè)很重要的挑戰(zhàn):能效性和以數(shù)據(jù)為中心的應(yīng)用負(fù)載。片上多核處理器作為構(gòu)成未來(lái)超大規(guī)模計(jì)算系統(tǒng)的基礎(chǔ)之一,其設(shè)計(jì)和應(yīng)用也需要向“低功耗高能效”和“以數(shù)據(jù)為中心“的需求轉(zhuǎn)變。本文采用”以數(shù)據(jù)為中心“的設(shè)計(jì)思想,從片上多核處理器設(shè)計(jì)和應(yīng)用的多個(gè)層面出發(fā),使用軟硬件協(xié)同優(yōu)化設(shè)計(jì)的方法,以應(yīng)用驅(qū)動(dòng)設(shè)計(jì),來(lái)提高片上多核處理器的能效性、并行擴(kuò)展性和對(duì)不同應(yīng)用的適應(yīng)性。具體而言,在處理器內(nèi)核層面,針對(duì)目標(biāo)應(yīng)用從計(jì)算和數(shù)據(jù)兩個(gè)方面進(jìn)行定制化設(shè)計(jì)和軟硬件協(xié)同優(yōu)化;在片上多核處理器多核互連層面,實(shí)現(xiàn)了硬件支持的片上消息傳遞機(jī)制;在片上多核處理器并行編程模式層面,針對(duì)不規(guī)則應(yīng)用提出一種“計(jì)算趨近數(shù)據(jù)”的計(jì)算模式,提高了不規(guī)則應(yīng)用在片上多核處理器上的計(jì)算性能和并行擴(kuò)展性,并降低了功耗;最后,在多線程調(diào)度層面,提出了“以數(shù)據(jù)為中心”的推測(cè)多線程調(diào)度機(jī)制。本文的主要?jiǎng)?chuàng)新點(diǎn)包括:1.針對(duì)Stencil計(jì)算,采用將常規(guī)的軟硬件優(yōu)化手段跟基于目標(biāo)應(yīng)用定制設(shè)計(jì)相結(jié)合的思路,從一個(gè)簡(jiǎn)單可定制核開(kāi)始,構(gòu)建了一個(gè)低功耗高能效的處理內(nèi)核。設(shè)計(jì)中使用了一系列軟硬件結(jié)合的優(yōu)化方法,提高了計(jì)算并行性和數(shù)據(jù)傳輸效率,減少了數(shù)據(jù)傳輸。2.針對(duì)片上多核處理器的片上消息傳輸機(jī)制設(shè)計(jì)了專門(mén)的消息引擎負(fù)責(zé)片上消息傳遞,并完成了消息引擎RTL級(jí)的實(shí)現(xiàn)。本文從減少數(shù)據(jù)無(wú)效復(fù)制、提高大消息傳輸效率、降低復(fù)雜通信開(kāi)銷三個(gè)方面對(duì)片上多核處理器的片上消息傳輸機(jī)制進(jìn)行了優(yōu)化。3.針對(duì)不規(guī)則應(yīng)用在片上多核處理器上的執(zhí)行瓶頸和挑戰(zhàn),提出In Place計(jì)算模式,實(shí)現(xiàn)計(jì)算向數(shù)據(jù)的趨近。通過(guò)減少數(shù)據(jù)在片上的移動(dòng),提高了處理器的執(zhí)行效率;通過(guò)“劃分”和“代理”機(jī)制避免了對(duì)不規(guī)則數(shù)據(jù)的競(jìng)爭(zhēng)訪問(wèn);通過(guò)構(gòu)建“核間流水”提高了并行度和對(duì)帶寬的利用。對(duì)于典型不規(guī)則應(yīng)用在片上多核處理器上的執(zhí)行,In Place模式提高了性能和并行擴(kuò)展性,并降低了功耗。4.針對(duì)片上多核處理器單線程性能弱的問(wèn)題,在片上多核處理器上實(shí)現(xiàn)了“兼容性”的推測(cè)多線程機(jī)制,能夠利用片上空閑資源提升單線程能力。針對(duì)線程數(shù)據(jù)在片上多核處理器片上的不均勻分布,提出了“以數(shù)據(jù)為中心”的推測(cè)多線程調(diào)度機(jī)制,有效地提升了推測(cè)多線程機(jī)制在片上多核處理器上的執(zhí)行效能。
[Abstract]:There are two important challenges to the design of large scale computing systems in the future: energy efficiency and data-centric application load. As one of the foundations of the future large scale computing system, the design and application of on-chip multi-core processors need to be changed to the requirements of "low power, high energy efficiency" and "data-centric". In this paper, we adopt the idea of "data as the center", proceed from the multi-level design and application of multi-core processors on a chip, use the method of hardware and software co-optimization design to improve the energy efficiency of multi-core processors on a chip by using the application-driven design. Parallel expansibility and adaptability to different applications. Specifically, at the processor kernel level, customization design and hardware / software co-optimization are carried out for the target application from two aspects of calculation and data. The mechanism of on-chip messaging supported by hardware is implemented, and a computing mode of "computing approaching data" is proposed for irregular applications at the level of parallel programming mode of multi-core processors on a chip. The computing performance and parallel expansibility of irregular applications on multi-core processors are improved, and the power consumption is reduced. Finally, at the multi-thread scheduling level, a "data-centric" speculated multithread scheduling mechanism is proposed. The main innovations of this paper include: 1. For Stencil computing, a low power and high energy efficient processing kernel is constructed by combining conventional software and hardware optimization methods with object-based application customization design, starting with a simple customizable kernel. In the design, a series of optimization methods combining software and hardware are used to improve the computing parallelism and data transmission efficiency, and reduce the data transmission. 2. A special message engine is designed to deliver message on a chip for the message transfer mechanism of multi-core processor on a chip, and the RTL level of message engine is implemented. This paper optimizes the on-chip message transmission mechanism of multi-core processors on a chip from three aspects: reducing invalid data replication, improving the efficiency of large message transmission, and reducing the complexity of communication overhead. Aiming at the bottleneck and challenge of irregular application in multi-core processor, in Place computing mode is proposed to realize the convergence of computing to data. By reducing the movement of data on the chip, the processor's execution efficiency is improved; the competing access to irregular data is avoided through "partitioning" and "proxy" mechanisms; and the parallelism and bandwidth utilization are improved by constructing "inter-core pipelining". For typical irregular applications in Place mode, the performance and parallelism are improved, and the power consumption is reduced. In order to solve the problem of low performance of single thread in multi-core processor on a chip, the "compatibility" mechanism of multi-thread is implemented on the chip, which can enhance the single-thread capability by using the free resources on the chip. Aiming at the uneven distribution of thread data on the multi-core processor chip, a data-centric scheduling mechanism is proposed, which effectively improves the performance of the speculated multi-thread mechanism on the multi-core processor.
【學(xué)位授予單位】：清華大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP332

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本文編號(hào)：1899226