發(fā)布時間：2021-12-18 02:21

　　隨著數(shù)字SoC設(shè)計技術(shù)的發(fā)展,半導(dǎo)體制造技術(shù)的進步,芯片設(shè)計者已不再將芯片工作速度作為唯一關(guān)注的設(shè)計目標(biāo),而是追求芯片的性能、功耗和面積（Performance Power and Area,PPA）之間的平衡。同時,激烈的市場競爭以及芯片設(shè)計規(guī)模和設(shè)計成本的增加,使得設(shè)計者對于設(shè)計速度和設(shè)計周期有了更嚴(yán)苛的需求。本文針對數(shù)字SoC設(shè)計中現(xiàn)存的設(shè)計速度與PPA平衡、優(yōu)化的問題,借鑒于IP重用技術(shù),提出了一種基于IP參數(shù)表的數(shù)字SoC的PPA快速預(yù)評估方法。首先針對無PPA參數(shù)表的軟IP在邏輯綜合階段設(shè)計了 IP參數(shù)表的提取流程,其次分析了數(shù)字SoC內(nèi)部IP的聯(lián)接關(guān)系,包括IP核的串聯(lián)與并聯(lián),并針對這些聯(lián)接關(guān)系給出了對應(yīng)的評估公式,在此基礎(chǔ)上,設(shè)計了 PPA的預(yù)評估流程。在數(shù)字SoC設(shè)計的起始階段,設(shè)計者就可以分析設(shè)計中IP的種類、數(shù)量和互聯(lián)關(guān)系,然后查詢IP的PPA參數(shù)表估算出整體設(shè)計的速度、面積和功耗。為驗證本文評估方法的可靠性,設(shè)計并實現(xiàn)了同構(gòu)雙核MCU,并通過仿真的方式對其進行了功能驗證。最后以MCU為數(shù)字SoC設(shè)計實例,以MCU中各功能模塊為基礎(chǔ)的IP,在UMC180nm工藝下... 

【文章來源】：西安理工大學(xué)陜西省

【文章頁數(shù)】：62 頁

【學(xué)位級別】：碩士

【部分圖文】：

芯片集成度與設(shè)計成本占比Fig.1-1ChipIntegrationandDesignCostRatio

西安理工大學(xué)碩士學(xué)位論文2比的增長情況，隨著芯片集成度的增長，芯片的設(shè)計與驗證開銷已占到芯片成本的80%以上。其次，設(shè)計的優(yōu)化問題。在數(shù)字SoC設(shè)計流程[11,12]中，如圖1-2所示，系統(tǒng)功能描述是整個數(shù)字SoC設(shè)計的起始階段，是系統(tǒng)最高層次的抽象描述，在該階段需要確定SoC系統(tǒng)規(guī)格，主要是針對整個電子系統(tǒng)性能的描述，包括系統(tǒng)功能、性能、物理尺寸、制造工藝等，即制定系統(tǒng)的各項設(shè)計指標(biāo)[13]。SoC由于其電路規(guī)模較大，所以當(dāng)前SoC設(shè)計不再單純追求極致的工作速度，而是需要在不同設(shè)計指標(biāo)之間尋求最佳的平衡，通常為性能、功耗和面積(PerformancePowerandArea,PPA)[14]。因此設(shè)計指標(biāo)如果制定得比較粗糙的話，設(shè)計者就需要在設(shè)計過程中（邏輯綜合階段）多次迭代設(shè)計來確定設(shè)計的優(yōu)化方向，并緩慢接近最佳的PPA。這會極大的延長設(shè)計周期，并拖慢產(chǎn)品的上市時間。圖1-2數(shù)字SoC設(shè)計流程Fig.1-2ProcessofDigitalSoCDesign綜上所述，數(shù)字SoC芯片設(shè)計中PPA平衡不優(yōu)、上市時間嚴(yán)苛和設(shè)計的開發(fā)成本占比過高等問題日益嚴(yán)重，因此，研究如何加快數(shù)字SoC芯片的設(shè)計速度具有十分重要的意義。1.2國內(nèi)外研究現(xiàn)狀1.2.1EDA為提高數(shù)字SoC芯片的設(shè)計速度、加快產(chǎn)品的上市時間、降低設(shè)計成本，研究人員

，ARM、Synopsys和Cadence分別位列前三。IP種類繁多，來自于不同的供應(yīng)廠商，各自之間可能會在接口和協(xié)議等方面有所差異。因此，國際上早在1996年就成立了VSIA，目前已有200余家集成電路相關(guān)企業(yè)加入其中[21]。該組織致力于IP設(shè)計規(guī)范化和接口標(biāo)準(zhǔn)化的研究，目前已是該領(lǐng)域國際公認(rèn)的權(quán)威機構(gòu)。國內(nèi)，我們于2002年成立了IP標(biāo)準(zhǔn)工作組，并發(fā)布了《IP質(zhì)量評測》等一系列標(biāo)準(zhǔn)。這些標(biāo)準(zhǔn)從文檔、設(shè)計、驗證和測試等多方面規(guī)定了IP質(zhì)量評測的內(nèi)容。同時，也指出IP的評測的手段以EDA工具為基礎(chǔ)，評估的結(jié)果以電子表格的形式給出。圖1-32018年全球IP供應(yīng)商市場占比Fig.1-3MarketShareofGlobalIPVendorsin2018EDA和IP核的應(yīng)用無疑可以加快數(shù)字SoC芯片的設(shè)計速度，但隨著數(shù)字SoC應(yīng)用領(lǐng)域的不斷擴展和電路規(guī)模的不斷增長，設(shè)計速度的需求也在持續(xù)增長，因此研究如何加快數(shù)字SoC的設(shè)計速度也將是一條永無止境的道路。本文將從數(shù)字SoC芯片PPA快速預(yù)評估的角度研究如何加快芯片的設(shè)計速度。目前，數(shù)字SoC的PPA評估方法主要有以下幾種：（1）文檔評估文檔評估方法是在設(shè)計開始階段，由系統(tǒng)架構(gòu)師確定整個SoC系統(tǒng)所需的所有IP核，并收集所有IP的網(wǎng)站信息、技術(shù)手冊和產(chǎn)品聲明等相關(guān)信息，在此基礎(chǔ)上設(shè)計人員根據(jù)自己長期的設(shè)計經(jīng)驗來分析各IP的相關(guān)信息，并預(yù)評估出SoC系統(tǒng)的整體性能。但是，Dukic和Welling指出已有產(chǎn)品的供應(yīng)商提供的產(chǎn)品參數(shù)可能有夸大的成分[22]。同時，這種方法的主觀性太強，過于依賴個人能力，預(yù)評估的結(jié)果往往會不準(zhǔn)確，而且會因為個人能力的不同導(dǎo)致預(yù)評估數(shù)據(jù)波動較大。（2）市場調(diào)查

【參考文獻】：
期刊論文
[1]基于SoC系統(tǒng)的IP核評測平臺開發(fā)[J]. 李杰,肖立伊,赤誠,李安龍,李洪辰.  微電子學(xué)與計算機. 2017(06)
[2]基于嵌入式微處理器IP核的SoC物理設(shè)計[J]. 董培培.  微處理機. 2017(01)
[3]面向系統(tǒng)級芯片的串行外設(shè)接口模塊設(shè)計[J]. 楊曉,李戰(zhàn)明.  計算機應(yīng)用. 2015(12)
[4]集成電路芯片領(lǐng)域的研發(fā)產(chǎn)業(yè)及展望[J]. 王一鳴.  中國發(fā)展. 2014(02)
[5]嵌入式系統(tǒng)開發(fā)中敏捷方法的應(yīng)用研究綜述[J]. 榮國平,劉天宇,謝明娟,陳婕妤,張賀,陳道蓄.  軟件學(xué)報. 2014(02)

碩士論文
[1]面向分組密碼算法的可重構(gòu)架構(gòu)仿真器設(shè)計與實現(xiàn)[D]. 趙利鋒.東南大學(xué) 2018
[2]基于AXI的SoC互聯(lián)結(jié)構(gòu)的設(shè)計與驗證[D]. 肖瀟.國防科學(xué)技術(shù)大學(xué) 2015



本文編號：3541432