本文關鍵詞：可重構分組密碼協(xié)處理器二維指令系統(tǒng)研究與設計，由筆耕文化傳播整理發(fā)布。

【摘要】：可重構分組密碼協(xié)處理器面臨著小型化、微型化智能移動終端對功耗的挑戰(zhàn),也同時面臨著云端服務器、大數(shù)據(jù)處理對性能的挑戰(zhàn)。提高密碼處理能效成為可重構分組密碼協(xié)處理器亟待解決的關鍵問題。本文研究并設計了具有高能效的分組密碼協(xié)處理器指令系統(tǒng),能夠靈活實現(xiàn)多種分組密碼算法。論文在分組密碼算法特征分析、處理器指令集體系結構分析及現(xiàn)有可重構分組密碼協(xié)處理器的功耗分析基礎上,以可重構分組密碼協(xié)處理器的能效定義為出發(fā)點,建立可重構分組密碼協(xié)處理器能效模型。依據(jù)能效模型分析,提出了可重構分組密碼協(xié)處理器二維指令集體系結構。論文在分析分組密碼算法三大處理特征的基礎上,特別地針對迭代處理特征和數(shù)據(jù)流處理特征為二維指令系統(tǒng)設計了輪式流水執(zhí)行結構;針對相鄰操作互異性特征為二維指令系統(tǒng)設計了堆疊式并行處理結構。論文在分析現(xiàn)有可重構分組密碼協(xié)處理器指令系統(tǒng)的基礎上,提出了一種面向分組密碼算法的支持指令重構的二維指令系統(tǒng)。設計了二維指令系統(tǒng)指令束結構、運算類微指令集、控制類微指令集。采用構建平衡二叉樹的方法,對運算類微指令集、控制類微指令集進行編碼,縮短了指令位寬,降低了指令RAM的面積。確定了指令RAM和數(shù)據(jù)存儲RAM的容量,設計了二維指令系統(tǒng)的尋址方式和二維指令的寄存器虛擬描述方法。在可重構分組密碼協(xié)處理器的指令編程原則的基礎上,以AES算法為例進行了編程說明。搭建了一體化驗證平臺,通過指令驗證和系統(tǒng)驗證證明了可重構密碼協(xié)處理器的正確性。在處理器面積、性能與能效上與基于VLIW架構的可重構分組密碼協(xié)處理器進行了比較。比較結果顯示:1)在同一工藝下處理器面積減少了約6273928μm2;2)對于常見的分組密碼算法,性能平均提高了1.17~3.89倍;3)對于常見的分組密碼算法,能效平均提高了1.7~5.66倍。與其他處理在性能方面進行比較,比較結果顯示:對于DES、AES、IDEA三種常見密碼算法,多任務并行情況下協(xié)處理器的密碼處理性能是其他單核密碼處理器的1.1~8.92倍,是其他多核密碼處理器的0.48~1.6倍。
【關鍵詞】：分組密碼 可重構 能效 指令集體系結構 指令束結構
【學位授予單位】：解放軍信息工程大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN918.2
【目錄】：

• 摘要4-5
• Abstract5-12
• 第一章 緒論12-18
• 1.1 研究背景12-14
• 1.2 國內(nèi)外研究現(xiàn)狀14-15
• 1.2.1 可重構密碼協(xié)處理器發(fā)展現(xiàn)狀14
• 1.2.2 處理器體系架構發(fā)展現(xiàn)狀14-15
• 1.2.3 主要研究基礎15
• 1.3 研究內(nèi)容與創(chuàng)新點15-16
• 1.3.1 研究內(nèi)容15-16
• 1.3.2 主要創(chuàng)新點16
• 1.4 論文結構安排16-18
• 第二章 分組密碼特征及處理器指令集體系結構分析18-34
• 2.1 分組密碼算法特征18-24
• 2.1.1 分組密碼結構特征分析18-21
• 2.1.2 分組密碼基本運算特征分析21-22
• 2.1.3 分組密碼處理特征總結22-24
• 2.2 處理器指令指令集體系結構分析24-27
• 2.2.1 超長指令字處理器指令集體系結構25-26
• 2.2.2 鏈式處理器指令集體系結構26-27
• 2.2.3 傳輸觸發(fā)架構處理器指令集體系結構27
• 2.3 可重構分組密碼協(xié)處理器功耗特征分析27-31
• 2.3.1 可重構分組密碼協(xié)處理器面積分析28-29
• 2.3.2 可重構分組密碼協(xié)處理器指令級功耗分析29-31
• 2.4 面向分組密碼算法的高能效二維指令系統(tǒng)研究思路31-32
• 2.5 本章小結32-34
• 第三章 可重構分組密碼協(xié)處理器指令集體系結構研究34-50
• 3.1 可重構分組密碼協(xié)處理器指令集體系結構建模34-42
• 3.1.1 可重構分組密碼協(xié)處理器二維指令系統(tǒng)的概念34-37
• 3.1.2 可重構分組密碼協(xié)處理器二維指令集體系結構能效模型37-38
• 3.1.3 可重構分組密碼協(xié)處理器二維指令集體系結構能效模型分析38-42
• 3.2 可重構分組密碼協(xié)處理器二維指令集體系結構42-46
• 3.2.1 可重構分組密碼協(xié)處理器體系架構42-44
• 3.2.2 二維指令系統(tǒng)的輪式流水執(zhí)行結構44-45
• 3.2.3 二維指令系統(tǒng)的堆疊式并行處理結構45-46
• 3.3 數(shù)據(jù)級聯(lián)交互網(wǎng)絡研究與設計46-49
• 3.3.1 數(shù)據(jù)級聯(lián)交互網(wǎng)絡硬件架構47-48
• 3.3.2 數(shù)據(jù)鏈接網(wǎng)絡48-49
• 3.3.3 取數(shù)網(wǎng)絡及選擇網(wǎng)絡設計49
• 3.4 本章小結49-50
• 第四章 二維指令系統(tǒng)結構及指令集研究與設計50-70
• 4.1 基于VLIW架構協(xié)處理器的指令系統(tǒng)分析50-51
• 4.2 二維指令系統(tǒng)的指令分類51-57
• 4.2.1 二維指令系統(tǒng)指令束51-55
• 4.2.2 微指令集設計55-57
• 4.3 二維指令系統(tǒng)編碼技術研究與設計57-65
• 4.3.1 指令模板編碼設計57-58
• 4.3.2 操作碼及操作模式的統(tǒng)一編碼技術58-59
• 4.3.3 運算微指令集59-65
• 4.4 二維指令系統(tǒng)的尋址方式研究65-69
• 4.4.1 指令存儲器的尋址方式65-66
• 4.4.2 數(shù)據(jù)存儲器的尋址方式設計66-67
• 4.4.3 二維指令系統(tǒng)的寄存器虛擬描述方法67-69
• 4.5 本章小結69-70
• 第五章 指令編程、驗證及性能評估70-80
• 5.1 指令編程及算法實現(xiàn)70-71
• 5.2 系統(tǒng)驗證71-75
• 5.2.1 驗證平臺72-73
• 5.2.2 驗證結果73-75
• 5.3 性能評估75-79
• 5.3.1 ASIC實現(xiàn)結果75-76
• 5.3.2 協(xié)處理器性能評估76-77
• 5.3.3 協(xié)處理器能效比較77-79
• 5.4 本章小結79-80
• 第六章 總結與展望80-82
• 6.1 總結80-81
• 6.2 展望81-82
• 致謝82-83
• 參考文獻83-86
• 作者簡歷86-87
• 附錄A:控制微指令集87-94
• 附錄B:配置及長控制指令集94-101
• 附錄C:基于二維指令系統(tǒng)的密碼算法實現(xiàn)101-103

【參考文獻】

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本文編號：257193