本文選題：相控陣天線 + 模擬延遲單元　； 參考：《東南大學(xué)》2017年碩士論文

【摘要】：相控陣天線技術(shù)自出現(xiàn)以來,在雷達(dá)和通信等領(lǐng)域得到了廣泛的應(yīng)用。近年來,隨著信息的高速發(fā)展,軍用和民用的需求不斷提高,對相控陣天線性能的要求也越來越高。傳統(tǒng)相控陣天線受到掃描角度、孔徑效應(yīng)以及有限瞬時帶寬的限制,很難滿足相控陣天線在高性能領(lǐng)域的應(yīng)用。相比于傳統(tǒng)移相器,基于實(shí)時延遲技術(shù)(TTD)的非色散可變延遲線能夠有效的抵消孔徑渡越時間的影響,使得相控陣天線能夠滿足寬帶、寬掃描角的要求�；贑MOS工藝的實(shí)時延遲線,具有低功耗、低成本以及高集成度的優(yōu)勢。作為相控陣天線的關(guān)鍵模塊,實(shí)時延遲線的設(shè)計實(shí)現(xiàn)至關(guān)重要。本文設(shè)計了一種高精度可變模擬實(shí)時延遲線。基于無源和有源延遲單元相結(jié)合的技術(shù)以提高電路的信號增益,優(yōu)化電路面積。整個電路結(jié)構(gòu)分為三部分,包括粗調(diào)節(jié)有源延遲模塊、級間匹配模塊以及細(xì)調(diào)節(jié)無源延遲模塊。粗調(diào)節(jié)有源延遲模塊包括有源延遲單元和模擬路徑選擇開關(guān)構(gòu)成,通過數(shù)字電路控制模擬開關(guān)的導(dǎo)通狀態(tài)實(shí)現(xiàn)信號路徑的選擇;級間匹配電路用來實(shí)現(xiàn)無源電路與有源電路之間的匹配;無源延遲模塊通過電壓控制可變電容的大小實(shí)現(xiàn)連續(xù)可調(diào)的細(xì)調(diào)節(jié)延遲。整體實(shí)現(xiàn)了小面積、低功耗、大范圍、高集成度的可調(diào)節(jié)模擬實(shí)時延遲線。本設(shè)計采用TSMC0.18μm CMOS工藝,芯片總面積為690×900μm2。后仿真結(jié)果表明,在0.5GHz-3.1GHz的頻率范圍內(nèi),實(shí)時延遲線在TT工藝角下可實(shí)現(xiàn)0～91ps的連續(xù)相對延遲�？傃舆t范圍包含3級有源延遲單元的延遲以及無源延遲單元的延遲,單級有源延遲單元可實(shí)現(xiàn)22ps的平均延遲,細(xì)調(diào)節(jié)無源延遲整體實(shí)現(xiàn)25ps的連續(xù)延遲。在不同工藝角下整體電路增益抖動小于±2.1dB,最大延遲抖動為4.9%。在1.8V的供電電壓下電路功耗為25.6mW。
[Abstract]:Since the emergence of phased array antenna technology, it has been widely used in radar and communication fields. In recent years, with the rapid development of information, the demand of military and civilian is increasing, and the performance of phased array antenna is becoming more and more important. The traditional phased array antenna is limited by scanning angle, aperture effect and limited instantaneous bandwidth, so it is difficult to satisfy the application of phased array antenna in the field of high performance. Compared with the traditional phase shifter, the non-dispersive variable delay line based on real time delay (TTD) can effectively counteract the influence of aperture transit time, so that the phased array antenna can meet the requirements of wideband and wide scanning angle. Real-time delay lines based on CMOS technology have the advantages of low power consumption, low cost and high integration. As the key module of phased array antenna, the design and realization of real-time delay line is very important. In this paper, a high precision variable analog real-time delay line is designed. In order to improve the signal gain and optimize the circuit area, the passive and active delay cells are combined to improve the signal gain of the circuit. The whole circuit structure is divided into three parts, including coarse regulation active delay module, inter-stage matching module and fine-tuning passive delay module. The coarse regulating active delay module consists of an active delay unit and an analog path selection switch. The signal path selection is realized by controlling the on-state of the analog switch by digital circuit. The inter-stage matching circuit is used to match the passive circuit with the active circuit, and the passive delay module realizes the continuously adjustable fine adjustment delay through the voltage control of the variable capacitance. Small area, low power consumption, large range, high integration and adjustable real time delay line are realized. This design uses TSMC 0.18 渭 m CMOS technology, the total area of the chip is 690 脳 900 渭 m 2. The simulation results show that in the frequency range of 0.5GHz to 3.1GHz, the continuous relative delay of 0~91ps can be realized at the angle of TT process. The total delay range includes the delay of the three-stage active delay unit and the passive delay unit. The single-stage active delay unit can realize the average delay of the 22ps and the fine adjustment of the passive delay can realize the continuous delay of the 25ps. The gain jitter of the whole circuit is less than 鹵2.1 dB and the maximum delay jitter is 4.9 under different process angles. The power consumption of the circuit is 25.6 MW at 1.8 V supply voltage.
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TN821.8

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本文編號：2082166