本文關鍵詞：應用于高速高精度Pipelined ADC中電容失配校正算法的研究　出處：《吉林大學》2017年碩士論文　論文類型：學位論文

  更多相關文章： 流水線型模數轉換器 數字后端校正算法 電容失配 低功耗

【摘要】：隨著技術的發(fā)展,各種應用對ADC(Analog to Digital Converter,模數轉換器)的要求也越來越高。在眾多的ADC架構中,Pipelined ADC(流水線型ADC)被認為是同時兼具高速度、低功耗、高精度的一種架構。近年來工藝的飛速發(fā)展并沒有給Pipelined ADC的性能帶來很大的提升,主要是因為在Pipelined ADC中影響性能的主要因素是電容失配以及放大器增益不足。放大器增益的不足可以通過增加放大器的級數或者采用Gain-boosting技術來解決;電容失配,可以通過增加電容面積的方法來減小,但這也就意味著功耗的增加。這些都是與消費類電子低功耗的要求相悖的。因此對于電容失配的解決方法,人們更加傾向于通過校正算法來實現。由于數字電路在更小的工藝節(jié)點中的優(yōu)勢更加明顯,因此校正算法更希望是通過數字電路來實現。校正算法必須包括兩個過程,第一是對誤差的測量,第二是對ADC輸出結果的補償與校正。根據ADC在使用過程中是否需要一個獨立的校正過程,又將校正算法分為前端校正算法和后端校正算法。相較于前端校正算法,后端校正算法由于是實時校正,因此對環(huán)境、溫度等因素的影響更具有魯棒性,也更加的智能化。因此ADC中電容失配校正算法更加趨向于后端校正。目前針對于采用1.5-bit/stage MDAC的Pipelined ADC的數字校正技術大都通過注入偽隨機碼的形式測量誤差,并在數字域中對結果進行校正。這種校正算法最大的缺點是注入的隨機向量會大大減小ADC的輸入范圍。相較于1.5-bit/stage MDAC,=2.5bit/stage MDAC在降低對工藝的要求的同時,在功耗上也具有更大的優(yōu)勢。然而目前針對于采用=2.5-bit/stage MDAC的Pipelined ADC中電容失配校正算法的研究多集中于數字前端校正,對于數字后端校正算法則鮮有報道。本課題提出了一種適用于采用2.5-bit/stage MDAC的Pipelined ADC中電容失配的數字后端校正算法,并在MATLAB上對其可行性、準確性、穩(wěn)定性進行了驗證。應用此技術,設計了一款分辨率為14 bits、采樣率為40MS/s的Pipelined ADC。本課題采用X-fab 0.18um工藝,進行了電路圖的設計與驗證,版圖的設計與驗證,并對芯片進行了測試。芯片整體面積4x4mm2;在3.3V電壓下,整體功耗為110m W;芯片的測試結果表明,在2^26個時鐘周期內,可將ENOB由10.3 bits提高至12.1 bits。
[Abstract]:With the development of technology, various applications of ADC (Analog to Digital Converter, ADC) are increasingly high requirements. In the ADC architecture, Pipelined ADC (pipliened ADC) is considered to be both high speed and low power consumption, a kind of architecture with high precision. In recent years, the rapid development of technology and not to the performance of Pipelined ADC has greatly improved, mainly because the main factors affecting the performance of Pipelined in ADC is less than the capacitor mismatch and amplifier gain. Insufficient amplifier gain can be solved by increasing the amplifier series or using Gain-boosting technology; capacitor mismatch can be reduced by increasing the area of the capacitor. But this also means that the increase in power. These are contrary to consumer electronics and low power requirements. Therefore, the methods for solving the capacitor mismatch, people are more inclined to the Correction algorithm. Due to the advantages of digital circuit in the process node smaller in more obvious, so the correction algorithm is more hope to achieve through the digital circuit. The correction algorithms must include two stages, the first is to measure the error is second, compensation and correction of the ADC output results. According to whether the ADC is in the process of using the need for a separate correction process, and the correction algorithm is divided into front-end and back-end correction algorithm algorithm. Compared to the front-end back-end correction algorithm, correction algorithm for real-time correction and so on the environment, temperature and other factors is more robust, more intelligent. Therefore ADC capacitor mismatch correction algorithms tend to be more present in the end correction. Using 1.5-bit/stage MDAC Pipelined ADC digital correction technology mostly through the injection form of measurement error of pseudo random code, and in the digital domain The results were corrected. This algorithm is the biggest drawback is the input range of random vector injection will be greatly reduced compared to the ADC. 1.5-bit/stage MDAC, =2.5bit/stage MDAC in reducing the requirement of the process at the same time, also has more advantages in power consumption. However, according to MDAC Pipelined ADC by =2.5-bit/stage in capacitor research with the correction algorithm focused on digital front-end to back-end digital correction, correction algorithm is rarely reported. The number of back-end correction algorithm is proposed in this paper which is suitable for using 2.5-bit/stage MDAC Pipelined ADC capacitor mismatch, and MATLAB on the feasibility, accuracy and stability are verified. The application of this technology. The design of a resolution of 14 bits, sampling rate of 40MS/s Pipelined ADC. using the X-fab 0.18um technology, the design and verification of the circuit diagram, The design and verification of the layout and the chip were tested. The overall area of the chip is 4x4mm2. Under the 3.3V voltage, the overall power consumption is 110m W. The test results of the chip indicate that in the 2^26 clock cycle, ENOB can be increased from 10.3 bits to 12.1 bits..

【學位授予單位】：吉林大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TN792

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本文編號：1420775