本文關(guān)鍵詞：分層全并行QC-LDPC碼譯碼器的研究與實(shí)現(xiàn)　出處：《華僑大學(xué)》2017年碩士論文　論文類型：學(xué)位論文

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【摘要】：LDPC碼是一類逼近香農(nóng)極限(信道容量)的編碼,具有很強(qiáng)的糾錯(cuò)能力,被廣泛應(yīng)用在現(xiàn)代通信系統(tǒng)中。由于其優(yōu)異的譯碼性能及其編、譯碼器可以實(shí)現(xiàn)高吞吐量,現(xiàn)已成為5G通信中的編碼標(biāo)準(zhǔn)。本文結(jié)合理論分析和硬件仿真測(cè)試,對(duì)國際空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì)(Consultative Committee for Space Data Systems,CCSDS)建議的QC-LDPC碼的編、譯碼進(jìn)行研究,并建立了包含編碼、調(diào)制、加噪、解調(diào)、量化和譯碼等功能模塊在內(nèi)的一套完整的仿真系統(tǒng)。為了兼顧硬件復(fù)雜度和吞吐量,采用了分層最小和譯碼算法(Layered Min-Sum Decoding Algorithm,LMSDA)作為本設(shè)計(jì)譯碼器的實(shí)現(xiàn)方案。針對(duì)傳統(tǒng)部分并行結(jié)構(gòu)的資源消耗量大和利用率低等問題,優(yōu)化設(shè)計(jì)了一種低復(fù)雜度分層全并行(Layered Full-Parallel,LFP)結(jié)構(gòu)的譯碼器,極大地減少了存儲(chǔ)單元的使用。分層全并行結(jié)構(gòu)譯碼器主要由輸入輸出緩沖、消息處理單元(MPU)、信息存儲(chǔ)和頂層控制等模塊組成。在硬件資源上,后驗(yàn)概率信息和信道初始化信息共用一個(gè)存儲(chǔ)模塊,降低了一半存儲(chǔ)空間的占用;同時(shí)垂直方向上的消息傳遞由MPU來完成,省去了變量節(jié)點(diǎn)模塊(VNU)的硬件開銷。在性能上,關(guān)鍵模塊MPU采用流水線結(jié)構(gòu)化設(shè)計(jì),縮短了關(guān)鍵路徑的延遲,從而實(shí)現(xiàn)了更高的系統(tǒng)工作頻率;MPU以及輸入/輸出緩存模塊采用內(nèi)置狀態(tài)機(jī),簡(jiǎn)化了頂層控制模塊的設(shè)計(jì),譯碼器整體的延遲得到了降低;各個(gè)分層之間采用相對(duì)偏移的方式,實(shí)現(xiàn)了分層的全并行更新,從而提高了譯碼吞吐量;同時(shí),LMSDA算法加速了譯碼迭代的收斂,進(jìn)一步提高了吞吐量。仿真及硬件測(cè)試結(jié)果證明,本設(shè)計(jì)分層全并行LDPC碼譯碼器在工作頻率為302.7MHz,10次迭代的情況下,吞吐量可達(dá)473.2Mbps,而資源消耗不足傳統(tǒng)部分并行結(jié)構(gòu)的1/4。
[Abstract]:LDPC codes are a class of Shannon limit approaching (channel capacity) encoding, with strong error correcting ability, is widely used in modern communication system. Due to its excellent decoding performance and its coding, decoder can achieve high throughput, has now become the standard encoding in 5G communication. This paper combines theoretical analysis and hardware simulation test and on the International Consultative Committee for space data system (Consultative Committee for Space Data Systems, CCSDS) of the proposed QC-LDPC codes encoding and decoding are studied, and the establishment includes encoding, modulation, demodulation, noise, a complete set of simulation system of quantization and decoding functions module. In order to take into account the hardware complexity and throughput that uses a hierarchical minimum sum decoding algorithm (Layered Min-Sum Decoding Algorithm, LMSDA) as the implementation scheme of the decoder. The traditional parallel structure of resource consumption And the low utilization rate, design a low complexity layered parallel (Layered Full-Parallel LFP) decoder, greatly reducing the use of storage unit. The hierarchical parallel decoder structure is mainly composed of input and output buffer, message processing unit (MPU), information storage and control module in the top. The hardware resources, a posteriori information and channel initialization information sharing a memory module, reduces the occupied half storage space; at the same time, the vertical direction of the message transfer completed by MPU, the variable node module is omitted (VNU) hardware overhead. In the performance, the key modules of the MPU pipeline using structured design, shorten the the critical path delay, so as to realize the system of the higher frequency; MPU and input / output buffer module with built-in state machine, simplifies the design of the control module at the top, the whole decoder The delay has been reduced; relative offset mode is used between each layer, to achieve a full parallel hierarchical update, thus improving the decoding throughput; at the same time, the LMSDA algorithm to accelerate the convergence of iterative decoding, to further improve the throughput. Simulation and hardware test results prove that the design of hierarchical parallel LDPC decoder in frequency for 302.7MHz, the 10 iteration under the condition that the throughput of up to 473.2Mbps, while the consumption of resources shortage of traditional partial parallel structure 1/4.

【學(xué)位授予單位】：華僑大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN911.22

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本文編號(hào)：1393100