發(fā)布時間：2018-01-07 15:14

  本文關(guān)鍵詞：分層全并行QC-LDPC碼譯碼器的研究與實現(xiàn)　出處：《華僑大學》2017年碩士論文　論文類型：學位論文

  更多相關(guān)文章： QC-LDPC碼 分層 最小和算法 FPGA CCSDS

【摘要】：LDPC碼是一類逼近香農(nóng)極限(信道容量)的編碼,具有很強的糾錯能力,被廣泛應(yīng)用在現(xiàn)代通信系統(tǒng)中。由于其優(yōu)異的譯碼性能及其編、譯碼器可以實現(xiàn)高吞吐量,現(xiàn)已成為5G通信中的編碼標準。本文結(jié)合理論分析和硬件仿真測試,對國際空間數(shù)據(jù)系統(tǒng)咨詢委員會(Consultative Committee for Space Data Systems,CCSDS)建議的QC-LDPC碼的編、譯碼進行研究,并建立了包含編碼、調(diào)制、加噪、解調(diào)、量化和譯碼等功能模塊在內(nèi)的一套完整的仿真系統(tǒng)。為了兼顧硬件復雜度和吞吐量,采用了分層最小和譯碼算法(Layered Min-Sum Decoding Algorithm,LMSDA)作為本設(shè)計譯碼器的實現(xiàn)方案。針對傳統(tǒng)部分并行結(jié)構(gòu)的資源消耗量大和利用率低等問題,優(yōu)化設(shè)計了一種低復雜度分層全并行(Layered Full-Parallel,LFP)結(jié)構(gòu)的譯碼器,極大地減少了存儲單元的使用。分層全并行結(jié)構(gòu)譯碼器主要由輸入輸出緩沖、消息處理單元(MPU)、信息存儲和頂層控制等模塊組成。在硬件資源上,后驗概率信息和信道初始化信息共用一個存儲模塊,降低了一半存儲空間的占用;同時垂直方向上的消息傳遞由MPU來完成,省去了變量節(jié)點模塊(VNU)的硬件開銷。在性能上,關(guān)鍵模塊MPU采用流水線結(jié)構(gòu)化設(shè)計,縮短了關(guān)鍵路徑的延遲,從而實現(xiàn)了更高的系統(tǒng)工作頻率;MPU以及輸入/輸出緩存模塊采用內(nèi)置狀態(tài)機,簡化了頂層控制模塊的設(shè)計,譯碼器整體的延遲得到了降低;各個分層之間采用相對偏移的方式,實現(xiàn)了分層的全并行更新,從而提高了譯碼吞吐量;同時,LMSDA算法加速了譯碼迭代的收斂,進一步提高了吞吐量。仿真及硬件測試結(jié)果證明,本設(shè)計分層全并行LDPC碼譯碼器在工作頻率為302.7MHz,10次迭代的情況下,吞吐量可達473.2Mbps,而資源消耗不足傳統(tǒng)部分并行結(jié)構(gòu)的1/4。
[Abstract]:LDPC codes are a class of Shannon limit approaching (channel capacity) encoding, with strong error correcting ability, is widely used in modern communication system. Due to its excellent decoding performance and its coding, decoder can achieve high throughput, has now become the standard encoding in 5G communication. This paper combines theoretical analysis and hardware simulation test and on the International Consultative Committee for space data system (Consultative Committee for Space Data Systems, CCSDS) of the proposed QC-LDPC codes encoding and decoding are studied, and the establishment includes encoding, modulation, demodulation, noise, a complete set of simulation system of quantization and decoding functions module. In order to take into account the hardware complexity and throughput that uses a hierarchical minimum sum decoding algorithm (Layered Min-Sum Decoding Algorithm, LMSDA) as the implementation scheme of the decoder. The traditional parallel structure of resource consumption And the low utilization rate, design a low complexity layered parallel (Layered Full-Parallel LFP) decoder, greatly reducing the use of storage unit. The hierarchical parallel decoder structure is mainly composed of input and output buffer, message processing unit (MPU), information storage and control module in the top. The hardware resources, a posteriori information and channel initialization information sharing a memory module, reduces the occupied half storage space; at the same time, the vertical direction of the message transfer completed by MPU, the variable node module is omitted (VNU) hardware overhead. In the performance, the key modules of the MPU pipeline using structured design, shorten the the critical path delay, so as to realize the system of the higher frequency; MPU and input / output buffer module with built-in state machine, simplifies the design of the control module at the top, the whole decoder The delay has been reduced; relative offset mode is used between each layer, to achieve a full parallel hierarchical update, thus improving the decoding throughput; at the same time, the LMSDA algorithm to accelerate the convergence of iterative decoding, to further improve the throughput. Simulation and hardware test results prove that the design of hierarchical parallel LDPC decoder in frequency for 302.7MHz, the 10 iteration under the condition that the throughput of up to 473.2Mbps, while the consumption of resources shortage of traditional partial parallel structure 1/4.

【學位授予單位】：華僑大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TN911.22

【相似文獻】

相關(guān)期刊論文 前10條

1 徐華;;一種簡單遞歸編碼結(jié)構(gòu)的QC-LDPC碼優(yōu)化設(shè)計[J];微電子學與計算機;2014年01期

2 戚肖克;李宇;黃海寧;;可逆QC-LDPC碼的構(gòu)造及其在水聲通信系統(tǒng)中的性能[J];電子與信息學報;2012年08期

3 謝勇;姚遠程;秦明偉;;QC-LDPC碼編碼器的FPGA實現(xiàn)[J];西南科技大學學報;2013年01期

4 劉斌彬;白棟;梅順良;;一種高效通用的QC-LDPC譯碼器架構(gòu)[J];計算機工程與科學;2008年02期

5 榮莉;;QC-LDPC碼在部分響應(yīng)信道中的性能研究[J];山西電子技術(shù);2010年02期

6 伊方龍;汪鵬君;;改進型高吞吐率QC-LDPC碼解碼器設(shè)計[J];電路與系統(tǒng)學報;2011年04期

7 田雨;馬林華;林志國;;QC-LDPC碼的高性能譯碼器實現(xiàn)[J];計算機工程;2011年01期

8 鄧運松;申瑞;李慶;曾曉洋;;高性能QC-LDPC碼譯碼器的VLSI實現(xiàn)[J];計算機輔助設(shè)計與圖形學學報;2008年04期

9 劉斌彬;白棟;梅順良;;基于Min-Sum近似算法的QC-LDPC譯碼器[J];無線通信技術(shù);2008年01期

10 彭陽陽;仰楓帆;;基于FPGA的QC-LDPC碼分層譯碼器設(shè)計[J];無線電工程;2014年02期

相關(guān)碩士學位論文 前8條

1 盧海芹;QC-LDPC碼的優(yōu)化設(shè)計及其解碼器的硬件實現(xiàn)[D];南京航空航天大學;2014年

2 楊笛;基于OpenCL的QC-LDPC譯碼器的研究與實現(xiàn)[D];西安電子科技大學;2015年

3 邱麗鵬;分層全并行QC-LDPC碼譯碼器的研究與實現(xiàn)[D];華僑大學;2017年

4 鄭晶晶;QC-LDPC高速譯碼器的實現(xiàn)[D];西安電子科技大學;2010年

5 江濤;QC-LDPC碼設(shè)計和分層譯碼器的FPGA實現(xiàn)[D];南京航空航天大學;2012年

6 胡娟;QC-LDPC譯碼器的FPGA實現(xiàn)及其在網(wǎng)絡(luò)編碼系統(tǒng)中的應(yīng)用[D];南京航空航天大學;2014年

7 彭陽陽;QC-LDPC碼分層譯碼器的FPGA設(shè)計及編碼MIMO系統(tǒng)的性能研究[D];南京航空航天大學;2013年

8 黃興;基于FPGA的QC-LDPC高速譯碼器的設(shè)計與實現(xiàn)[D];西安電子科技大學;2011年

，

本文編號：1393100