本文關(guān)鍵詞：Turbo編譯碼方案研究與實現(xiàn)　出處：《東南大學》2017年碩士論文　論文類型：學位論文

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【摘要】：Turbo信道編譯碼技術(shù)從1993年被發(fā)現(xiàn)之后,以其卓越的糾錯性能,引起了業(yè)界的廣泛關(guān)注,并在諸多的通信系統(tǒng)中得到了應(yīng)用。本文研究如何將Turbo碼與等重編碼結(jié)合來實現(xiàn)亮度可調(diào)可見光通信(D-VLC)系統(tǒng)中的亮度調(diào)節(jié)問題、Turbo碼的并行交織器實現(xiàn)方案以及并行譯碼方案,并詳細介紹了并行譯碼算法的FPGA設(shè)計與實現(xiàn)。論文主要工作如下,一、提出了一種將Turbo碼與等重編碼結(jié)合的方式調(diào)節(jié)D-VLC系統(tǒng)亮度的方案。在RM碼、Turbo碼調(diào)節(jié)D-VLC系統(tǒng)亮度的基礎(chǔ)上,提出了一種將Turbo碼與等重編碼結(jié)合的方式調(diào)節(jié)D-VLC系統(tǒng)亮度的方案。該方案是將Turbo碼打孔之后的碼流進行等重編碼,然后根據(jù)亮度級別調(diào)節(jié)等重編碼的碼重,從而達到調(diào)節(jié)系統(tǒng)亮度的目的。此外,該方案不需要利用填充符號來調(diào)節(jié)亮度,提高了系統(tǒng)傳輸效率。仿真結(jié)果表明,本文提出的系統(tǒng)亮度調(diào)節(jié)方案雖然在譯碼復(fù)雜度上有所增加,卻降低了誤比特率,增大了亮度可調(diào)范圍。二、提出了兩種可用于Turbo編碼器的新并行交織器。第一種交織器是用時空置換交織(TSP)思想,加上編碼匹配交織與S隨機交織的約束條件所形成;該交織器加大了 Turbo碼的自由距離,提升了譯碼性能;仿真結(jié)果表明該交織器在某些編碼長度上能獲得比QPP交織器更好的譯碼性能。第二種并行交織器則是利用TSP思想,加上互素(RP)準則所形成;該交織器在時間置換(行內(nèi)置換)中使用RP準則,在空間置換(行間置換)中使用隨機參數(shù)的RP準則,生成方法簡單、硬件實現(xiàn)存儲量少;仿真結(jié)果表明該交織器經(jīng)過簡單篩選后譯碼性能可以超過QPP交織器。三、基于全并行Turbo譯碼架構(gòu)提出了一種改進的并行譯碼架構(gòu)——窗并行譯碼架構(gòu)。該譯碼架構(gòu)結(jié)合了傳統(tǒng)的滑窗分段譯碼和全并行譯碼方式,在譯碼時,一個譯碼單元處理一個固定長度碼字,并且相鄰譯碼單元之間互相提供信息;仿真結(jié)果表明該架構(gòu)要比全并行譯碼架構(gòu)的誤比特率性能提升0.2dB。此外,還提出了 Turbo譯碼中Log-MAP算法模塊的改進方案,該方案考慮了數(shù)據(jù)的動態(tài)范圍,減小了計算誤差,仿真結(jié)果表明該方案提升了譯碼性能。四、介紹了基于窗并行譯碼架構(gòu)的FPGA實現(xiàn),內(nèi)容包括:并行編碼器的實現(xiàn),編碼中并行交織器設(shè)計,譯碼中FPGA中位寬的選取以及各中間計算單元模塊、并行QPP交織器模塊和最終譯碼模塊的實現(xiàn)。
[Abstract]:Turbo channel coding technology since 1993 were found, with its excellent performance, has aroused widespread concern in the industry, and has been applied in many communication systems. This paper studies how to integrate the Turbo code and re encoding combined to achieve adjustable brightness of visible light communication (D-VLC) system in the regulation of brightness parallel Turbo codes, interleaver scheme and parallel decoding scheme, and introduces the design and implementation of FPGA parallel decoding algorithm. The main work is as follows. First, put forward a kind of Turbo codes and other heavy encoding combination regulation of D-VLC system. In the brightness of the RM code, Turbo code based D-VLC regulation the brightness of the system, put forward a kind of Turbo codes and other heavy encoding combination regulation of D-VLC system project of luminance. The program is the Turbo code stream after drilling and other heavy encoding, then according to the brightness level Don't adjust code heavy encoding, so as to achieve the purpose of adjusting the brightness of the system. In addition, this scheme does not require the use of filling symbols to adjust the brightness, improve the transmission efficiency of the system. The simulation results show that the proposed system brightness adjusting scheme while the decoding complexity is increased, but reduced the error bit rate. Increase the brightness adjustable range. Two, put forward two which can be used in parallel Turbo encoder interleaver. The first interleaver is interleaved with space-time replacement (TSP), plus, interleaving and constraint S encoding random interleaving formed; the interleaver has increased the free distance of Turbo codes. Improve the decoding performance; the simulation results show that the interleaver can obtain the decoding performance of interleaver is better than QPP in some encoding length. Second parallel interleaver is to use the idea of TSP, plus the coprime (RP) formed by the mixed criterion; In the time of replacement (line replacement) using RP criteria in space replacement (row replacement) using random parameters RP criterion, method of generating simple hardware implementation, less storage; the simulation results show that the interleaver after a simple screening decoding performance can be more than QPP intertwined. Three, parallel Turbo decoding the architecture presents an improved parallel decoding architecture of parallel decoding architecture based on windows. The decoding architecture combines the traditional sliding window segmentation decoding and full parallel decoding method in decoding, a decoding unit with a fixed length code words, and provide mutual information between adjacent decoding unit; the simulation results show that the bit error the rate of performance improvement of 0.2dB. in addition to the structure than full parallel decoding architecture, improved scheme of Log-MAP algorithm in Turbo decoding module was proposed, this scheme takes into account the dynamic range of data, reduce the computation Error, the simulation results show that this scheme improves the decoding performance. Four, introduced including the contents of the realization of FPGA window parallel decoding architecture based on encoder implementation of parallel design of parallel interleaved encoding, decoding from FPGA and the middle bit computing unit module, parallel QPP implementation of interleaver module and final decoding module.

【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TN911.22

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