本文選題：單片集成CMOS像素探測器　切入點：數據傳輸速率　出處：《大連理工大學》2017年博士論文

【摘要】：粒子探測器的發(fā)展進入了 CMOS像素探測器(CMOS Pixel Sensor,CPS)時代,探測精度是CPS的重要指標。探測精度分為空間精度(分辨率)和時間精度,空間精度主要受限于CMOS工藝的特征尺寸,而時間精度則更依賴于電路設計,與時鐘頻率和數據傳輸速率密切相關。本文以大連理工大學與法國斯特拉斯堡大學合作研究的粒子探測器項目為基礎,以CPS芯片中的數據傳輸電路為研究對象,基于0.18 μm CMOS工藝,在維持CPS原有優(yōu)勢(高空間分辨率、低功耗等)的基礎上,研究提高其數據傳輸速率的方法,主要工作如下:1)根據歐洲大型離子對撞機實驗(A Large Ion Collider Experiment,ALICE)升級項目(2018年-2019年)規(guī)劃中,對頂點探測器的數據傳輸速率將達1Gb/s且功耗預算少的要求,設計了一款低壓差分信號(Low-Voltage Differential Signaling,LVDS)電路。該電路采用了電流比較器構成的箝位電路,增加了省電(power off)模式,實現了低功耗下的高速信號傳輸。在此基礎上,將LVDS電路集成到了 CPS芯片的輸入/輸出單元,減小了粒子探測器的死區(qū)面積。流片后的測試結果表明:該電路可實現傳輸1.2 Gb/s的時鐘信號且總功耗低于19.6 mW的指標,被ALICE升級項目采納作CPS的數據傳輸電路。2)在ALICE升級項目規(guī)劃中,頂點探測器的信號傳輸距離約為30-cm印制電路板連接線與4-5 m電纜線之和。針對此近距離傳輸特點,提出了采用低功耗的低擺幅差分信號(Reduced Swing Differential Signaling,RSDS)電路進行數據傳輸。在RSDS接收器設計中,通過降低共模輸入范圍、改進遲滯產生電路等方法,在保持高傳輸速率的同時,降低了功耗。芯片測試結果表明:在傳輸2 Gb/s的時鐘信號時,電路總功耗僅為19.1 mW。當傳輸速率為1 Gb/s時,該RSDS電路的功耗比LVDS電路的功耗又降低了 17%。3)根據德國壓縮重子物質(Compressed Baryonic Matter,CBM)實驗項目規(guī)劃,進一步提高頂點探測器的傳輸速率是首要目標,允許功耗預算適當放松。為此,采用源端并聯阻抗匹配技術,以適當增加功耗為代價,設計了更高傳輸速率的LVDS發(fā)送器。對于時鐘信號傳輸,它的最高速率可達2.5 Gb/s,與LVDS/RSDS接收器的功耗之和僅為27.2 mW。4)針對CPS芯片時鐘與數據以及多芯片時鐘同步化的問題,結合各頂點探測器的工作速率需求,設計了 16倍頻的寬調節(jié)范圍鎖相環(huán)(Phase-Locked Loop,PLL)電路。在整個輸出頻率范圍內保持低抖動是該PLL電路設計的難點。設計中,采用了自適應帶寬環(huán)路結構并選擇了恰當的帶寬,降低了壓控振蕩器(Voltage-Controlled Oscillator,VCO)在整個輸出頻率范圍內對PLL輸出信號抖動的影響;同時采用了自偏置結構,降低了電源和地噪聲的影響;改進了電荷泵結構,降低了該模塊噪聲的影響;還采用了 2階環(huán)路濾波器,減小了高頻抖動。測試結果表明:該PLL電路實現了16倍頻功能,并且在80 MHz-800 MHz的輸出頻率范圍內,總抖動均小于0.2個單位時間間隔(Unit Interval,UI)。本文設計的PLL電路不僅解決了時鐘與數據以及多芯片時鐘同步化的問題,還擴展了 CPS芯片的時鐘頻率范圍,為CPS芯片應用于高時間精度的頂點探測器提供了必要條件。
[Abstract]:In this paper , a low - voltage differential signaling ( LVDS ) circuit is designed based on the data transmission circuit in CPS chip , which is based on the data transmission circuit in CPS chip . Based on the particle detector project of the cooperation between Dalian University of Science and Technology and the University of Strasbourg , the paper designs a low - voltage differential signaling ( LVDS ) circuit . This paper designs a high transmission rate LVDS transmitter based on compressed Baryonic Matter ( CBM ) experimental project planning , which reduces the influence of voltage - controlled oscillator ( VCO ) on PLL circuit design . The PLL circuit designed in this paper not only solves the problem of clock and data and multi - chip clock synchronization , but also expands the clock frequency range of CPS chip , and provides the necessary condition for CPS chip to be applied to high - time precision vertex detector .

【學位授予單位】：大連理工大學
【學位級別】：博士
【學位授予年份】：2017
【分類號】：O572.212

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本文編號：1726691