直接數(shù)字綜合器(Direct Digital Systhesizer,DDS)具有比鎖相環(huán)(Phase-LockedLoop,PLL)更突出的優(yōu)點(diǎn):更快的頻率轉(zhuǎn)換時(shí)間、亞赫茲頻率分辨率、輸出相位連續(xù)和低相位噪聲。其突出的性能使得DDS在信號(hào)發(fā)生器、基站調(diào)制器、醫(yī)學(xué)成像、相控雷達(dá)、調(diào)頻通信、聲納系統(tǒng)、軟件無(wú)線電等領(lǐng)域廣為應(yīng)用。DDS相關(guān)技術(shù)已成為當(dāng)今頻率合成技術(shù)研究的核心。 目前國(guó)外的公司例如Analog Devices公司和Qualcomm公司已經(jīng)推出了工作頻率達(dá)到1GHz的DDS芯片,而國(guó)內(nèi)還沒(méi)有自行研制的商用芯片。因此,設(shè)計(jì)出具有自主知識(shí)產(chǎn)權(quán)的高性能DDS芯片具有重要的理論和現(xiàn)實(shí)意義。本文在研究了DDS相關(guān)理論和實(shí)現(xiàn)技術(shù)的基礎(chǔ)上,實(shí)現(xiàn)了高性能、實(shí)用化DDS數(shù)字部分的ASIC設(shè)計(jì)。課題研究的主要內(nèi)容及創(chuàng)新如下: 1:深入研究了DDS的基本原理,總結(jié)了常用的壓縮ROM的算法。 2:深入研究了DDS輸出頻率雜散和噪聲的來(lái)源,并著重分析了相位截?cái)嗪陀邢尬涣炕瘜?duì)輸出信噪比的影響,并在具體設(shè)計(jì)中運(yùn)用加擾技術(shù)減小雜散和噪聲。 3:研究了常規(guī)的Taylor級(jí)數(shù)近似算法,提出了一種改進(jìn)型Taylor...

【文章頁(yè)數(shù)】：84 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 序論
    1.1 課題研究背景
    1.2 本文主要工作
    1.3 本文結(jié)構(gòu)
第二章 DDS相關(guān)理論
    2.1 直接數(shù)字綜合器
        2.1.1 傳統(tǒng)的直接數(shù)字綜合器
        2.1.2 具有調(diào)制功能的DDS結(jié)構(gòu)
        2.1.3 正交輸出的DDS結(jié)構(gòu)
        2.1.4 數(shù)字Chirp DDS
    2.2 間接數(shù)字綜合器
    2.3 DDS中的雜散和噪聲源
        2.3.1 與相位截?cái)嘞嚓P(guān)的寄生效應(yīng)
        2.3.2 ROM中正弦采樣的有限位精度
    2.4 ROM壓縮算法
        2.4.1 正弦函數(shù)對(duì)稱法
        2.4.2 正弦—相位差算法
        2.4.3 Sunderland結(jié)構(gòu)
        2.4.4 Nicholas結(jié)構(gòu)
        2.4.5 CORDIC算法
        2.4.6 常用ROM壓縮算法比較
    2.5 ROM輸出雜散減小技術(shù)
    2.6 本章小結(jié)
第三章 Taylor算法研究和改進(jìn)
    3.1 泰勒級(jí)數(shù)
        3.1.1 泰勒級(jí)數(shù)定義
        3.1.2 正弦函數(shù)的泰勒展開(kāi)式
    3.2 泰勒級(jí)數(shù)近似算法
    3.3 Taylor級(jí)數(shù)算法改進(jìn)
        3.3.1 插值系數(shù)選擇
        3.3.2 Taylor級(jí)數(shù)算法改進(jìn)
        3.3.3 Taylor級(jí)數(shù)算法改進(jìn)前后對(duì)比
    3.4 輸出信噪比驗(yàn)證
    3.5 本章小節(jié)
第四章 改進(jìn)型Taylor DDS電路設(shè)計(jì)
    4.1 改進(jìn)型Taylor DDS的性能指標(biāo)及總體結(jié)構(gòu)
    4.2 輸入數(shù)據(jù)產(chǎn)生模塊設(shè)計(jì)
    4.3 地址產(chǎn)生模塊設(shè)計(jì)
        4.3.1 模式選擇模塊
        4.3.2 頻率調(diào)制模塊
        4.3.3 相位調(diào)制模塊
        4.3.4 擾動(dòng)產(chǎn)生模塊
        4.3.5 地址選擇模塊
    4.4 ROM模塊設(shè)計(jì)
    4.5 地址寄存模塊設(shè)計(jì)
    4.6 線性插值模塊設(shè)計(jì)
    4.7 本章小結(jié)
第五章 DDS驗(yàn)證與實(shí)現(xiàn)
    5.1 基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程
    5.2 模塊級(jí)驗(yàn)證
        5.1.1 輸入數(shù)據(jù)產(chǎn)生模塊驗(yàn)證
        5.1.2 地址產(chǎn)生模塊驗(yàn)證
        5.1.3 ROM模塊驗(yàn)證
        5.1.4 線性插值模塊驗(yàn)證
    5.3 系統(tǒng)級(jí)驗(yàn)證
    5.4 DDS綜合
        5.4.1 時(shí)序約束
        5.4.2 綜合策略
        5.4.3 DDS綜合結(jié)果
    5.5 綜合后驗(yàn)證及后仿真
    5.6 布局布線與結(jié)果分析
    5.7 本章小結(jié)
第六章 結(jié)束語(yǔ)
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果
附錄A M文件(輸出正弦信號(hào)頻譜)
附錄B DC綜合約束文件



本文編號(hào)：3799819