0.13微米CMOS邏輯工藝和片上集成無源器件的開發(fā)
發(fā)布時(shí)間:2023-03-11 07:25
隨著半導(dǎo)體工藝技術(shù)的日漸發(fā)展,為了獲得更高性能的器件產(chǎn)品,工藝技術(shù)的關(guān)鍵尺寸正逐漸減小,由此可以減小芯片占用的面積,降低功耗,運(yùn)算速度更快,既提升了產(chǎn)品上芯片的性能,又降低了制造成本。 本論文基于國(guó)內(nèi)8英寸生產(chǎn)線開發(fā)了0.13微米邏輯工藝技術(shù),基于上海集成電路研發(fā)中心的銅互連工藝線開發(fā)出高性能金屬互連工藝及高品質(zhì)的電感、電容等無源器件工藝,提取精確的SPICE模型,并建立設(shè)計(jì)規(guī)則,使得設(shè)計(jì)公司可以依此工藝技術(shù)進(jìn)行產(chǎn)品設(shè)計(jì)和生產(chǎn)。 在使用0.13微米CMOS邏輯工藝的基礎(chǔ)上,本課題還將重點(diǎn)開發(fā)以銅金屬互連線制造的銅電感器件。片上集成無源器件是目前學(xué)界一個(gè)新的研究方向,銅電感器件與現(xiàn)有的CMOS工藝相兼容,并且品質(zhì)因子較高。隨著器件尺寸的減小,如何能使小尺寸的電感依舊在電感值和品質(zhì)因子上具有好的表現(xiàn),是目前的一個(gè)重點(diǎn)研究課題。在本論文中,將講述幾種不同圖形和不同結(jié)構(gòu)的銅電感的研究成果。
【文章頁(yè)數(shù)】:78 頁(yè)
【學(xué)位級(jí)別】:碩士
【文章目錄】:
摘要
Abstract
引言
第一章 0.13微米技術(shù)平臺(tái)介紹
1.1 半導(dǎo)體工藝技術(shù)的發(fā)展
1.1.1 半導(dǎo)體器件的發(fā)展
1.1.2 集成電路關(guān)鍵尺寸的發(fā)展
1.1.3 集成電路金屬互連工藝的發(fā)展
1.1.4 片上螺旋電感技術(shù)
1.1.5 半導(dǎo)體技術(shù)的發(fā)展趨勢(shì)
1.2 0.13微米技術(shù)平臺(tái)背景簡(jiǎn)介
1.3 0.13微米技術(shù)平臺(tái)的技術(shù)構(gòu)成
1.4 0.13微米技術(shù)平臺(tái)的技術(shù)方案
第二章 0.13微米CMOS邏輯工藝開發(fā)
2.1 有源區(qū)和淺槽隔離結(jié)構(gòu)工藝開發(fā)
2.1.1 STI光刻
2.1.2 STI刻蝕
2.2 柵結(jié)構(gòu)工藝開發(fā)
2.2.1 Gate poly的光刻
2.2.2 Gate poly的刻蝕
2.2.3 spacer的刻蝕
2.3 接觸孔工藝開發(fā)
2.3.1 接觸孔光刻
2.3.2 接觸孔刻蝕
2.4 本章小結(jié)
第三章 鋁金屬互連工藝開發(fā)
3.1 鋁金屬工藝開發(fā)
3.1.1 METAL1光刻工藝開發(fā)
3.1.2 METAL2光刻工藝開發(fā)
3.1.3 METAL層刻蝕工藝開發(fā)
3.2 通孔工藝開發(fā)
3.2.1 通孔光刻工藝開發(fā)
3.2.2 通孔刻蝕工藝開發(fā)
3.3 本章小結(jié)
第四章 銅金屬互連工藝開發(fā)
4.1 銅后道工藝開發(fā)總述
4.2 M6的工藝開發(fā)
4.3 VT1和VT2的工藝開發(fā)
4.4 MT的工藝開發(fā)
4.5 MTT的工藝開發(fā)
4.6 本章小結(jié)
第五章 片上集成無源器件的開發(fā)與測(cè)試
5.1 電感特性與結(jié)構(gòu)參數(shù)的關(guān)系
5.1.1 電感值
5.1.2 品質(zhì)因子(Q值)
5.2 電感RF測(cè)試結(jié)果
5.2.1 單端傳統(tǒng)電感
5.2.2 漸變單端電感
5.2.3 疊層串聯(lián)電感
5.2.4 差分電感
5.2.5 加屏蔽層的電感
5.3 電感測(cè)試結(jié)果匯總
5.4 本章小結(jié)
第六章 總結(jié)
6.1 項(xiàng)目研究成果
6.2 前景與展望
參考文獻(xiàn)
致謝
本文編號(hào):3759450
【文章頁(yè)數(shù)】:78 頁(yè)
【學(xué)位級(jí)別】:碩士
【文章目錄】:
摘要
Abstract
引言
第一章 0.13微米技術(shù)平臺(tái)介紹
1.1 半導(dǎo)體工藝技術(shù)的發(fā)展
1.1.1 半導(dǎo)體器件的發(fā)展
1.1.2 集成電路關(guān)鍵尺寸的發(fā)展
1.1.3 集成電路金屬互連工藝的發(fā)展
1.1.4 片上螺旋電感技術(shù)
1.1.5 半導(dǎo)體技術(shù)的發(fā)展趨勢(shì)
1.2 0.13微米技術(shù)平臺(tái)背景簡(jiǎn)介
1.3 0.13微米技術(shù)平臺(tái)的技術(shù)構(gòu)成
1.4 0.13微米技術(shù)平臺(tái)的技術(shù)方案
第二章 0.13微米CMOS邏輯工藝開發(fā)
2.1 有源區(qū)和淺槽隔離結(jié)構(gòu)工藝開發(fā)
2.1.1 STI光刻
2.1.2 STI刻蝕
2.2 柵結(jié)構(gòu)工藝開發(fā)
2.2.1 Gate poly的光刻
2.2.2 Gate poly的刻蝕
2.2.3 spacer的刻蝕
2.3 接觸孔工藝開發(fā)
2.3.1 接觸孔光刻
2.3.2 接觸孔刻蝕
2.4 本章小結(jié)
第三章 鋁金屬互連工藝開發(fā)
3.1 鋁金屬工藝開發(fā)
3.1.1 METAL1光刻工藝開發(fā)
3.1.2 METAL2光刻工藝開發(fā)
3.1.3 METAL層刻蝕工藝開發(fā)
3.2 通孔工藝開發(fā)
3.2.1 通孔光刻工藝開發(fā)
3.2.2 通孔刻蝕工藝開發(fā)
3.3 本章小結(jié)
第四章 銅金屬互連工藝開發(fā)
4.1 銅后道工藝開發(fā)總述
4.2 M6的工藝開發(fā)
4.3 VT1和VT2的工藝開發(fā)
4.4 MT的工藝開發(fā)
4.5 MTT的工藝開發(fā)
4.6 本章小結(jié)
第五章 片上集成無源器件的開發(fā)與測(cè)試
5.1 電感特性與結(jié)構(gòu)參數(shù)的關(guān)系
5.1.1 電感值
5.1.2 品質(zhì)因子(Q值)
5.2 電感RF測(cè)試結(jié)果
5.2.1 單端傳統(tǒng)電感
5.2.2 漸變單端電感
5.2.3 疊層串聯(lián)電感
5.2.4 差分電感
5.2.5 加屏蔽層的電感
5.3 電感測(cè)試結(jié)果匯總
5.4 本章小結(jié)
第六章 總結(jié)
6.1 項(xiàng)目研究成果
6.2 前景與展望
參考文獻(xiàn)
致謝
本文編號(hào):3759450
本文鏈接:http://sikaile.net/shekelunwen/ljx/3759450.html
最近更新
教材專著