邏輯綜合是將芯片設計的寄存器傳輸級（RTL）描述轉化成為門級網(wǎng)表的過程,它是系統(tǒng)芯片從結構設計轉向物理設計的重要步驟。在開始邏輯綜合前,需要根據(jù)結構設計要求設置包括時序、面積和功耗在內(nèi)的設計約束,這些約束是正確完成邏輯綜合以及后續(xù)物理設計的基礎;在邏輯綜合的過程中,需要完成對結構必要的修改、采用正確的方法流程、在保證滿足設計約束的前提下盡量提高與最終版圖的時序一致性;在邏輯綜合之后,必須對結果進行功能一致性檢查。由于系統(tǒng)芯片集成度高、功能復雜、時序要求嚴格,因此對芯片設置正確的約束進而完成邏輯綜合是一項工作量大、細節(jié)繁多的工作,也是順利開展物理設計的必要前提。本文以設計約束和邏輯綜合的基本理論為指導,以北京大學微處理研發(fā)中心的新型北大眾志系統(tǒng)芯片SuperK為例,探討并實踐了在Synopsys公司的Design Compiler工作環(huán)境下針對復雜系統(tǒng)芯片進行約束設置和邏輯綜合的完整的RTL集成邏輯綜合流程,并深入討論了常見問題和解決方法。為了減小邏輯綜合時序分析結果和最終版圖時序分析結果的差異、提高邏輯綜合與版圖設計的時序一致性,本文還實驗了Design Compiler集成物理信息的... 

【文章來源】：北京大學北京市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：85 頁

【學位級別】：碩士

【部分圖文】：

集成電路表示方法

北京大學碩士研究生學位論文 面向新型北大眾志系統(tǒng)芯片的約束設置和邏輯綜結構綜合，也稱為高層次或者行為綜合。它根據(jù)一個給定目標的行為描述一組性能、面積和功耗的約束條件產(chǎn)生一個總體結構設計的結構圖。它的內(nèi)容括定位（allocation）、分配（assignment）和調(diào)度（scheduling）[9]。結構綜合在些特殊應用領域是非常成功的，并且學術界在這一領域進行了廣泛的研究，但的總體影響還十分有限，在商業(yè)市場上仍不夠成功，一個重要原因是系統(tǒng)芯片復雜的系統(tǒng)結構限制了自動結構綜合的使用范圍。

們之間接口的設置。同步電路目前仍是大部分超大規(guī)模集成電路（VLSI）系統(tǒng)的主流選擇[18]。因為它具有以下明顯的優(yōu)點：工作特性簡單、便于理解；同步電路的運行機制可以不受組合邏輯中的多種不可控因素（環(huán)境、工藝和未知輸入值等）的影響，從而系統(tǒng)的行為可以更好的由所實現(xiàn)的算法決定；電路設計不需要關注組合邏輯輸出端的脈沖干擾（glitch）；系統(tǒng)的狀態(tài)完全由存儲元件決定，從而大大簡化大型系統(tǒng)的設計、測試和調(diào)試。但同步電路正常工作需要時鐘周期可以提供足夠的時間窗口（time window）來保證電路信號順利通過邏輯門和互連線繼而被終點寄存器鎖存。這就涉及到設計系統(tǒng)和選擇合適的時鐘周期的問題，必須滿足兩種對立的要求：一方面，為了使在一定的時間內(nèi)電路能執(zhí)行的運算周期盡可能多，時鐘的周期應該盡可能的小；另一方面，為了使時間窗口盡可能滿足最慢信號的傳播需要，時鐘周期不能過小。圖 2-1一個典型的數(shù)據(jù)路徑，用它可以說明時間窗口要滿足的基本約束。

【參考文獻】：
期刊論文
[1]異步復位設計中的亞穩(wěn)態(tài)問題及其解決方案[J]. 田志明,楊軍,羅嵐.  電子器件. 2002(04)



本文編號：3507007