隨著工藝尺寸的縮小，在集成電路設(shè)計(jì)中，一方面追求更低功耗、更高集成密度依然是芯片設(shè)計(jì)競(jìng)爭(zhēng)的焦點(diǎn)，基于IP核的SOC設(shè)計(jì)更是成為技術(shù)的主導(dǎo)，芯片的發(fā)展繼續(xù)遵循摩爾定律前行；另一方面，芯片產(chǎn)品功能趨向于多樣化發(fā)展，開(kāi)發(fā)極低功耗中央處理單元以及嵌入式多媒體領(lǐng)域等高端通用芯片，需要更高的工作頻率，使得功耗和速度的矛盾更加明顯。幾乎所有的芯片都包含諸如乘法器、加法器等基本的運(yùn)算電路，擔(dān)當(dāng)最基本工作的運(yùn)算電路的性能顯著影響著整個(gè)SOC的性能，因此，迫切需要對(duì)這些基本的運(yùn)算單元進(jìn)行功耗和速度的優(yōu)化。從電路的邏輯設(shè)計(jì)方法來(lái)講，分為傳統(tǒng)的布爾邏輯和Reed-Muller（RM）邏輯。所有的數(shù)字電路都可以單獨(dú)由布爾邏輯或者RM邏輯來(lái)實(shí)現(xiàn)。布爾邏輯技術(shù)相對(duì)成熟，RM邏輯技術(shù)有待進(jìn)一步完善和發(fā)展。在數(shù)字電路優(yōu)化上，每一種邏輯都有其本身的優(yōu)勢(shì)和局限性。研究表明，采用基于布爾邏輯和RM邏輯相結(jié)合的雙邏輯設(shè)計(jì)方法，能夠有效地優(yōu)化電路的性能。本文從運(yùn)算電路的邏輯結(jié)構(gòu)和晶體管設(shè)計(jì)出發(fā)，采用雙邏輯的方法，對(duì)運(yùn)算電路乘法器、加法器以及基本的邏輯門(mén)單元進(jìn)行功耗優(yōu)化設(shè)計(jì)。本文主要工作如下:（1）運(yùn)算電路乘法器的壓縮樹(shù)設(shè)計(jì)研究。... 

【文章來(lái)源】：寧波大學(xué)浙江省

【文章頁(yè)數(shù)】：65 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
引言
1 緒論
    1.1 研究背景與意義
        1.1.1 運(yùn)算電路的基礎(chǔ)性地位
        1.1.2 SoC 設(shè)計(jì)中的運(yùn)算電路
    1.2 邏輯電路設(shè)計(jì)理論與方法
        1.2.1 基于單一邏輯的電路設(shè)計(jì)
        1.2.2 基于雙邏輯的電路設(shè)計(jì)
    1.3 本文框架
2 運(yùn)算電路的雙邏輯設(shè)計(jì)和功耗優(yōu)化策略分析
    2.1 運(yùn)算電路的雙邏輯設(shè)計(jì)
    2.2 運(yùn)算電路的功耗分析
        2.2.1 動(dòng)態(tài)功耗
        2.2.2 靜態(tài)功耗
    2.3 運(yùn)算電路的低功耗設(shè)計(jì)規(guī)劃
        2.3.1 低功耗設(shè)計(jì)方法
        2.3.2 運(yùn)算電路功耗優(yōu)化策略
    2.4 本章小結(jié)
3 新型壓縮器及其壓縮樹(shù)的低功耗實(shí)現(xiàn)
    3.1 壓縮器和壓縮樹(shù)的研究背景
    3.2 N-3 壓縮器
    3.3 壓縮樹(shù)電路設(shè)計(jì)
        3.3.1 關(guān)鍵路徑時(shí)序約束的設(shè)計(jì)
        3.3.2 48X48Booth 乘法器壓縮樹(shù)設(shè)計(jì)
        3.3.3 64X64Booth 乘法器壓縮樹(shù)設(shè)計(jì)
        3.3.4 邊緣部分處理
    3.4 電路仿真測(cè)試與結(jié)果分析
        3.4.1 邏輯綜合
        3.4.2 測(cè)試與分析
    3.5 本章小結(jié)
4 低能耗全加器設(shè)計(jì)
    4.1 全加器概述
    4.2 全加器設(shè)計(jì)
        4.2.1 邏輯風(fēng)格分析
        4.2.2 基于混合邏輯的全加器設(shè)計(jì)
    4.3 測(cè)試環(huán)境與結(jié)果分析
        4.3.1 獨(dú)立單元分析
        4.3.2 CSA 陣列分析
    4.4 本章小結(jié)
5 雙邏輯運(yùn)算單元的低漏功耗設(shè)計(jì)
    5.1 基于多閾值電壓的低漏功耗優(yōu)化設(shè)計(jì)
    5.2 基于溝道長(zhǎng)度偏置技術(shù)的低漏功耗優(yōu)化設(shè)計(jì)
    5.3 基于低漏功耗單元包的綜合優(yōu)化策略
    5.4 基于功控休眠和最優(yōu)輸入矢量技術(shù)的低漏功耗優(yōu)化設(shè)計(jì)
    5.5 本章小結(jié)
6 總結(jié)與展望
參考文獻(xiàn)
在學(xué)研究成果
致謝


【參考文獻(xiàn)】：
期刊論文
[1]一種wallace樹(shù)壓縮器硬件結(jié)構(gòu)的實(shí)現(xiàn)[J]. 管幸福,余寧梅,路偉.  計(jì)算機(jī)工程與應(yīng)用. 2011(23)
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[3]基4BOOTH編碼的高速32×32乘法器的設(shè)計(jì)與實(shí)現(xiàn)[J]. 周婉婷,李磊.  電子科技大學(xué)學(xué)報(bào). 2008(S1)
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[5]基于IP核復(fù)用的SoC設(shè)計(jì)技術(shù)探討[J]. 朱運(yùn)航,李雪東.  微計(jì)算機(jī)信息. 2006(08)
[6]中國(guó)集成電路產(chǎn)業(yè)發(fā)展形勢(shì) 分析與應(yīng)對(duì)舉措——在2009年中國(guó)半導(dǎo)體市場(chǎng)年會(huì)的發(fā)言[J]. 俞忠鈺.  半導(dǎo)體.光伏行業(yè). 2009 (01)

博士論文
[1]集成電路設(shè)計(jì)中乘法器的低功耗算法與實(shí)現(xiàn)技術(shù)研究[D]. 袁博.西安電子科技大學(xué) 2013

碩士論文
[1]基于Booth算法的低功耗乘法器設(shè)計(jì)[D]. 劉彬彬.寧波大學(xué) 2011
[2]應(yīng)用于低功耗技術(shù)的標(biāo)準(zhǔn)單元庫(kù)[D]. 王瑾瑜.復(fù)旦大學(xué) 2009
[3]高性能64位并行整數(shù)乘法器全定制設(shè)計(jì)與實(shí)現(xiàn)[D]. 董蘭飛.國(guó)防科學(xué)技術(shù)大學(xué) 2006



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