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基于單電子晶體管的邏輯電路設(shè)計(jì)

發(fā)布時(shí)間:2021-08-14 09:40
  自集成電路問世以來,半導(dǎo)體集成電路集成度不斷提高,使得傳統(tǒng)微電子器件的應(yīng)用和發(fā)展將面臨前所未有的阻礙。在不久的將來傳統(tǒng)CMOS技術(shù)將到達(dá)其性能的極限,因此尋找一種能夠繼續(xù)縮小并且不受極限效應(yīng)制約的新型器件結(jié)構(gòu)至關(guān)重要。單電子晶體管不僅具有在納米尺度出現(xiàn)的典型的量子效應(yīng),還具有集成度高、功耗小、器件運(yùn)行速度快等特點(diǎn),有望成為新型集成化器件結(jié)構(gòu)之一。當(dāng)前單電子晶體管的研究主要集中在單電子晶體管制備的研究,單電子晶體管的仿真模型研究和基于單電子晶體管的電路設(shè)計(jì)研究。本文在深入分析了單電子晶體管的電學(xué)特性和現(xiàn)有單電子晶體管電路設(shè)計(jì)不足之處的基礎(chǔ)上,首先,通過對(duì)單柵極SET背景電荷適當(dāng)?shù)脑O(shè)置,使之在特定電壓區(qū)間內(nèi)具有類似PMOS或NMOS的電學(xué)特性;引入傳輸電壓開關(guān)理論,指導(dǎo)單柵極SET邏輯電路的開關(guān)級(jí)設(shè)計(jì)。其次,本文利用雙柵極SET具有電壓-電流異或的特性,實(shí)現(xiàn)了以四個(gè)SET組成的電壓-電壓異或電路;同時(shí)引入了Reed-Muller代數(shù)系統(tǒng)(與異或代數(shù)系統(tǒng)),指導(dǎo)SET電路的門級(jí)電路設(shè)計(jì)。最后,利用對(duì)背景電荷的設(shè)置,實(shí)現(xiàn)了耗盡型PSET;并將耗盡型PSET作為上拉電阻,替代了混合MOS/SET... 

【文章來源】:浙江大學(xué)浙江省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】:71 頁

【學(xué)位級(jí)別】:碩士

【部分圖文】:

基于單電子晶體管的邏輯電路設(shè)計(jì)


2庫(kù)侖島示意圖

示意圖,單電子晶體管,示意圖,電荷


偏置控制的,即通過柵壓的改變,來控制電子的隧穿與阻塞。 2.2.2SET的原理在圖2.2.1所示的SET中,系統(tǒng)的總電容為C一C,十CZ+‘協(xié)其中C,、CZ為隧穿結(jié)電容,Cg為柵極電容。庫(kù)侖島內(nèi)的電荷Q的靜電能E為:E一QC、+QZ/Zc(2·2.1)上式中一Q吼為帶正電的柵極與島內(nèi)負(fù)電荷之間的吸引能,少/ZC為島內(nèi)電荷的排斥能·假設(shè)Q0一C氣(Q0是氣引入的背景極化電荷,所以可以連續(xù)變化),并代入式2.2.1中

宏模型


浙江大學(xué)碩士學(xué)位論文第2章單電子晶體管原理分析的求解表達(dá)式:”op,=一(Q0+以K+q硯十吼1氣,十吼2呱2)/“+q(丫R:+硯R,)e(Rl+R:)(2.3.8)其中風(fēng),RZ為漏極和源極的結(jié)電阻。為了使所建立的模型能夠正常工作,需要在模型中加入各種激勵(lì)源。式2.3.1一2.3.8由PsPice軟件中的擴(kuò)展電壓源G和擴(kuò)展電流源E實(shí)現(xiàn)。具體的宏模型如圖2.3.1所示。

【參考文獻(xiàn)】:
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本文編號(hào):3342228

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