Reed-Muller（RM）邏輯電路功耗和面積優(yōu)化是集成電路邏輯綜合的一個重要方面。以往的RM邏輯電路功耗和面積優(yōu)化主要針對固定極性Reed-Muller（fixed polarity Reed-Muller, FPRM）邏輯展開。實際上混合極性Reed-Muller（mixed polarity Reed-Muller, MPRM）邏輯已包含F(xiàn)PRM邏輯電路。因而與FPRM邏輯電路相比,MPRM邏輯電路的優(yōu)化性能更佳,其優(yōu)化空間和求解難度也更大。n個輸入變量的邏輯函數(shù)有3ⁿ種混合極性,對應有3ⁿ個MPRM表達式。同一邏輯函數(shù)不同混合極性的MPRM表達式繁簡不一,用這些表達式實現(xiàn)的MPRM邏輯電路的功耗及面積性能也不盡相同。鑒此,本文的主要研究內(nèi)容可分為以下五個方面:1)混合極性轉(zhuǎn)換:通過對有序卡諾功能決定圖展開規(guī)律、列表轉(zhuǎn)換技術(shù)、AND/XOR運算技巧以及多輸出邏輯函數(shù)描述方式的研究,針對最小項表達式與MPRM表達式的轉(zhuǎn)換和不同極性MPRM表達式之間的轉(zhuǎn)換分別提出兩種新型的混合極性轉(zhuǎn)換算法;2)MPRM邏輯電路低功耗映射:通過對CMOS電... 

【文章來源】：寧波大學浙江省

【文章頁數(shù)】：92 頁

【學位級別】：碩士

【部分圖文】：

集成電路集成度和存儲器集成度發(fā)展趨勢

(a) 不同設(shè)計抽象層功耗優(yōu)化程度 (b) 邏輯綜合基本過程圖1.2 集成電路邏輯綜合與優(yōu)化設(shè)計Fig. 1.2 Logic synthesis and optimization of integrated circuit1958 年德州儀器的杰克·基爾比（Jack Kilby）發(fā)明了第一塊集成電路，次年仙童公司的羅伯特·諾伊斯（Robert Noyce）研發(fā)了適合工業(yè)化批量生產(chǎn)的采用平面工藝研制的集成電路，由此開創(chuàng)了微電子學的歷史。經(jīng)過半個多世紀的演化，集成電路已進入特大規(guī)模集成電路(ULSI)和片上系統(tǒng)（SOC）發(fā)展階段[7]。圖 1.3 為 Intel 微處理器功耗隨頻率快速增長趨勢。從圖中可知隨著集成電路的集成度越來越高、速度越來越快，功耗也越來越多�？焖僭黾拥墓囊殉蔀橹萍s集成電路發(fā)展的一大瓶頸。工業(yè)界對集成電路設(shè)計約束已從單純追求高密度和高性能，轉(zhuǎn)而進入綜合考慮功耗、面積和速度等三方面影響[8]。目前，在高端芯片設(shè)計領(lǐng)域，功耗約束位于性能之后，排名第二。而在便攜式設(shè)備中，功耗約束已經(jīng)成為芯片設(shè)計的首要約束[9]。因此

(a) Intel 微處理器功耗趨勢 (b) Intel 微處理器頻率發(fā)展圖1.3 Intel 微處理器功耗和速度關(guān)系Fig. 1.3 The relationships between power dissipation and speed for intel MCU1956 年，I. S. Reed 和 D. E. Muller 共同發(fā)現(xiàn)了一組線性錯誤檢驗碼（linerror-correcting codes ），之后就以他們的名字命名為 Reed-Muller （ RM ）0][11]。以 AND/XOR 運算為基礎(chǔ)的 RM 邏輯根據(jù) RM 碼的展開規(guī)律發(fā)展起來是除以 AND/OR 運算為基礎(chǔ)的 Boolean 邏輯以外的另一種邏輯函數(shù)實現(xiàn)。到目前為止，集成電路優(yōu)化設(shè)計大多基于 Boolean 邏輯，并已建立了相對的自動設(shè)計方法，而基于 RM 邏輯的 CAD 技術(shù)尚未成熟。研究表明，對于電路（如算術(shù)電路、奇偶校驗電路、通信電路等）而言，RM 邏輯實現(xiàn)形式于傳統(tǒng)的 Boolean 邏輯實現(xiàn)形式在功耗、面積、速度和可測試性等方面具有優(yōu)勢[12][12][13][14]。因此，以 RM 邏輯為基礎(chǔ)的電路優(yōu)化設(shè)計方法是對oolean 邏輯為主的集成電路設(shè)計方法學的補充和完善。固定極性 Reed-Muller（fixed polarity Reed-Muller, FPRM）和混合極eed-Muller（mixed polarity Reed-Muller, MPRM）是兩種重要的 RM 邏輯表

【參考文獻】：
期刊論文
[1]Reed-Muller邏輯電路的功耗估算技術(shù)[J]. 葉錫恩,干雪,夏銀水.  浙江大學學報(理學版). 2008(05)
[2]邏輯函數(shù)的布爾除/符合展開在固定極性下化簡的表格方法[J]. 練益群,陳偕雄.  浙江大學學報(理學版). 2008(05)
[3]基于整體退火遺傳算法的低功耗極性轉(zhuǎn)換(英文)[J]. 汪鵬君,陸金剛,陳懇,徐建.  半導體學報. 2008(02)
[4]基于整體退火遺傳算法的低功耗最佳極性搜索[J]. 汪鵬君,陸金剛,曾曉洋.  計算機輔助設(shè)計與圖形學學報. 2008(01)
[5]挑戰(zhàn)功耗:低功耗ASIC設(shè)計技術(shù)[J]. Michael Santarini.  電子設(shè)計技術(shù). 2007(08)
[6]異或門低功耗優(yōu)化展開方法[J]. 駱祖瑩,李曉維,楊士元.  計算機輔助設(shè)計與圖形學學報. 2003(01)



本文編號：3293580