YHFT-DX芯片是一款采用65nm CMOS工藝，目標(biāo)工作頻率為800MHz的高性能DSP。論文以YHFT-DX芯片的層次化設(shè)計(jì)為項(xiàng)目背景，對(duì)層次化邏輯綜合、層次化物理設(shè)計(jì)和芯片級(jí)互連等問(wèn)題進(jìn)行了研究，主要完成了以下工作：1)采用CCWSR策略對(duì)YHFT-DX芯片的RTL級(jí)代碼進(jìn)行了層次化綜合。針對(duì)子模塊的劃分和約束分配進(jìn)行了深入研究，并將低功耗技術(shù)應(yīng)用到了子模塊和全芯片的設(shè)計(jì)中，在滿(mǎn)足時(shí)序的同時(shí)降低了系統(tǒng)功耗。和展平化綜合方法相比，雖然層次化綜合的面積增加了大約2.5%，但動(dòng)態(tài)功耗卻降低了20%，綜合一次的時(shí)間更是降低到只有前者的1/8；2)使用層次化設(shè)計(jì)方法完成了YHFT-DX芯片的物理設(shè)計(jì)，主要包括芯片的布圖規(guī)劃、電源規(guī)劃、子模塊的劃分和約束分配、時(shí)鐘樹(shù)的綜合優(yōu)化、布局布線和靜態(tài)時(shí)序分析等物理設(shè)計(jì)流程。以L1D_Top模塊為例介紹了子模塊的展平化物理設(shè)計(jì)流程。通過(guò)使用層次化設(shè)計(jì)流程，提高了設(shè)計(jì)的并行化，縮短了設(shè)計(jì)周期。和展平化物理設(shè)計(jì)流程相比，層次化設(shè)計(jì)流程所需時(shí)間僅為前者的50%左右；3)采用焊料凸點(diǎn)制備倒裝芯片的互連方法完成了設(shè)計(jì)的芯片級(jí)互連。芯片的互連... 

【文章來(lái)源】：國(guó)防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：74 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 課題研究背景
        1.1.1 集成電路發(fā)展現(xiàn)狀
        1.1.2 納米時(shí)代高性能DSP物理設(shè)計(jì)面臨的挑戰(zhàn)
        1.1.3 項(xiàng)目背景
    1.2 相關(guān)工作研究
    1.3 本文的主要工作
    1.4 本文的組織結(jié)構(gòu)
第二章 YHFT-DX代碼的層次化邏輯綜合
    2.1 邏輯綜合流程及策略
        2.1.1 邏輯綜合的流程
        2.1.2 邏輯綜合準(zhǔn)備
        2.1.3 邏輯綜合策略分析
    2.2 YHFT-DX的層次化綜合
        2.2.1 數(shù)據(jù)準(zhǔn)備
        2.2.2 模塊劃分及約束分配
        2.2.3 低功耗技術(shù)的應(yīng)用
    2.3 全芯片綜合結(jié)果對(duì)比
    2.4 本章小結(jié)
第三章 YHFT-DX的層次化物理設(shè)計(jì)
    3.1 層次化設(shè)計(jì)流程
    3.2 芯片的布圖規(guī)劃
        3.2.1 芯片尺寸的確定
        3.2.2 I/O單元的布局
        3.2.3 宏單元的規(guī)劃
    3.3 芯片的電源規(guī)劃
        3.3.1 電源環(huán)的規(guī)劃
        3.3.2 電源網(wǎng)格的規(guī)劃
    3.4 硅虛擬原型設(shè)計(jì)流程
    3.5 芯片的層次化流程
        3.5.1 設(shè)計(jì)的劃分
        3.5.2 子模塊設(shè)計(jì)
        3.5.3 頂層設(shè)計(jì)
        3.5.4 設(shè)計(jì)的合并
        3.5.5 設(shè)計(jì)的物理規(guī)則驗(yàn)證
    3.6 本章小結(jié)
第四章 芯片級(jí)互連的物理設(shè)計(jì)
    4.1 芯片級(jí)互連類(lèi)型的介紹
        4.1.1 引線鍵合互連
        4.1.2 焊料凸點(diǎn)互連
    4.2 互連類(lèi)型的選擇
        4.2.1 面積比較
        4.2.2 成本比較
        4.2.3 性能比較
    4.3 焊料凸點(diǎn)制備倒裝芯片的物理實(shí)現(xiàn)
        4.3.1 數(shù)據(jù)準(zhǔn)備
        4.3.2 物理設(shè)計(jì)流程
        4.3.3 互連的加速方法
    4.4 芯片級(jí)互聯(lián)結(jié)果分析
        4.4.1 電壓降分析
        4.4.2 電壓降修復(fù)
    4.5 本章小結(jié)
第五章 結(jié)束語(yǔ)
    5.1 全文總結(jié)
    5.2 工作展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果


【參考文獻(xiàn)】：
期刊論文
[1]綠色微納電子:21世紀(jì)中國(guó)集成電路產(chǎn)業(yè)和科學(xué)技術(shù)發(fā)展趨勢(shì)[J]. 王陽(yáng)元,王永文.  科技導(dǎo)報(bào). 2011(16)
[2]深亞微米下芯片后端物理設(shè)計(jì)方法學(xué)研究[J]. 曾宏.  中國(guó)集成電路. 2010(02)
[3]深亞微米下芯片電源網(wǎng)絡(luò)的設(shè)計(jì)和驗(yàn)證[J]. 樊俊峰,王國(guó)雄,沈海斌,樓久懷.  電子器件. 2006(04)

碩士論文
[1]基于ASIC實(shí)現(xiàn)雷達(dá)信號(hào)處理芯片的后端設(shè)計(jì)[D]. 李蜀霞.電子科技大學(xué) 2008



本文編號(hào)：3185627