隨著可編程邏輯器件的發(fā)展，F(xiàn)PGA的應(yīng)用已經(jīng)越來越廣泛，且用可編程邏輯器件代替?zhèn)鹘y(tǒng)的普通集成電路已成為一種發(fā)展的趨勢�？删幊踢壿嬈骷﨔PGA以其高集成度、高速度、開發(fā)周期短、穩(wěn)定性好而受到了人們的青睞，并得到了廣泛的應(yīng)用。本文的主要工作是對一種適于數(shù)字通信系統(tǒng)的可編程邏輯器件宏單元結(jié)構(gòu)進行研究，并提出基于FPGA的原型驗證方法對宏單元結(jié)構(gòu)進行功能驗證，證明宏單元結(jié)構(gòu)的可行性以及在數(shù)字通信系統(tǒng)的應(yīng)用設(shè)計中應(yīng)具有的高性能和資源利用率的優(yōu)越性。本文首先分析和比較了目前各種可編程邏輯器件的結(jié)構(gòu)，提出一種LUT（Look Up Table）和多路選擇（MUX）的混合結(jié)構(gòu)，并對專用快速進位邏輯和級聯(lián)鏈設(shè)計、實現(xiàn)快速乘法運算的“與”門設(shè)計、多端口的輸出設(shè)計、多寄存器設(shè)計進行研究及改進，這些措施很大地改善了宏單元的數(shù)據(jù)處理速度和硬件資源利用率。然后，對所設(shè)計的宏單元邏輯實現(xiàn)能力和性能做了分析比較。最后通過實現(xiàn)兩種具代表性的電路來對所設(shè)計的宏單元結(jié)構(gòu)進行驗證，結(jié)果表明所設(shè)計的宏單元在性能、資源利用率上是達到設(shè)計要求的。 

【文章來源】：貴州大學(xué)貴州省 211工程院校

【文章頁數(shù)】：69 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 FPGA 發(fā)展現(xiàn)狀及研究意義
        1.1.1 快速增長的 FPGA 市場需求
        1.1.2 FPGA 技術(shù)的發(fā)展現(xiàn)狀及趨勢
    1.2 FPGA 研究面臨的問題
    1.3 主要工作
第二章 技術(shù)背景
    2.1 FPGA 結(jié)構(gòu)研究
        2.1.1 FPGA 整體結(jié)構(gòu)
        2.1.2 可編程邏輯單元結(jié)構(gòu)
        2.1.3 連線資源
    2.2 FPGA 新型結(jié)構(gòu)
    2.3 商用 FPGA 在數(shù)據(jù)通路應(yīng)用中的結(jié)構(gòu)缺陷
第三章 適于數(shù)字通信系統(tǒng)的可編程邏輯器件宏單元結(jié)構(gòu)
    3.1 LUT 的設(shè)計
        3.1.1 LUT 結(jié)構(gòu)的改進
        3.1.2 K 值的確定
        3.1.3 LUT 輸入的擴展
        3.1.4 SRAM 單元結(jié)構(gòu)
    3.2 宏單元組合邏輯部分的設(shè)計
        3.2.1 行波電路結(jié)構(gòu)的改進
        3.2.2 進位鏈結(jié)構(gòu)
    3.3 宏單元時序電路的設(shè)計
第四章 宏單元性能分析與功能驗證
    4.1 宏單元實現(xiàn)函數(shù)的能力
        4.1.1 宏單元的邏輯功能
        4.1.2 通用邏輯能力的擴展
    4.2 宏單元性能分析
        4.2.1 時延分析
        4.2.2 面積效益及比較
    4.3 小結(jié)
第五章 宏單元的FPGA驗證及分析
    5.1 FPGA設(shè)計流程
    5.2 第三方軟件 Modelsim 使用簡介
    5.3 FPGA的器件選型
    5.4 宏單元各模塊設(shè)計驗證
        5.4.1 4位×4位二進制乘法器結(jié)構(gòu)
        5.4.2 m序列發(fā)生器結(jié)構(gòu)
    5.5 小結(jié)
第六章 結(jié)束語
    6.1 總結(jié)
    6.2 進一步的工作
致謝
參考文獻
附錄



本文編號：3155877