卷積神經(jīng)網(wǎng)絡(luò)（Convolutional Neural Network,CNN）是一種具有多層結(jié)構(gòu)的深度學(xué)習(xí)模型,通過大規(guī)模的訓(xùn)練學(xué)習(xí)從高維度的數(shù)據(jù)中提取復(fù)雜的特征。卷積神經(jīng)網(wǎng)絡(luò)的訓(xùn)練過程具有處理流程復(fù)雜,計(jì)算量龐大的特點(diǎn),同時(shí)涉及大量數(shù)據(jù)的傳輸以及隱層數(shù)據(jù)的緩存。為了解決更抽象和復(fù)雜的問題,卷積神經(jīng)網(wǎng)絡(luò)的規(guī)模越來越大,傳統(tǒng)通用計(jì)算機(jī)平臺(tái)的串行操作模式已經(jīng)很難滿足網(wǎng)絡(luò)訓(xùn)練的需求。而具有大量邏輯、運(yùn)算單元的現(xiàn)場可編程邏輯門陣列（Field Programmable Gate Array,FPGA）在性能、并行運(yùn)算、功耗和尺寸等諸多方面具有突出的優(yōu)勢,很適合用于加速卷積神經(jīng)網(wǎng)絡(luò)的訓(xùn)練過程。論文對卷積神經(jīng)網(wǎng)絡(luò)的訓(xùn)練過程進(jìn)行了深入的研究,分析了訓(xùn)練過程的并行性和現(xiàn)有的FPGA硬件加速架構(gòu)。在此基礎(chǔ)上,本文提出了一種全新的基于Zynq系列FPGA架構(gòu)的硬件訓(xùn)練框架,用于加速卷積神經(jīng)網(wǎng)絡(luò)的訓(xùn)練過程。Zynq芯片的PS（Processing System）作為整個(gè)框架的控制中心,PL（Programmable Logic）被設(shè)計(jì)成訓(xùn)練計(jì)算核心負(fù)責(zé)訓(xùn)練過程的計(jì)算加速,由前向引擎、反向引擎和隱層數(shù)據(jù)隊(duì)列... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：79 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對照表
縮略語對照表
第一章 緒論
    1.1 課題背景及意義
    1.2 國內(nèi)外研究現(xiàn)狀
        1.2.1 卷積神經(jīng)網(wǎng)絡(luò)的應(yīng)用
        1.2.2 卷積神經(jīng)網(wǎng)絡(luò)的硬件加速
    1.3 研究內(nèi)容與章節(jié)安排
第二章 卷積神經(jīng)網(wǎng)絡(luò)訓(xùn)練的理論基礎(chǔ)
    2.1 卷積神經(jīng)網(wǎng)絡(luò)的基本模型
        2.1.1 卷積神經(jīng)網(wǎng)絡(luò)的簡介與特性
        2.1.2 卷積神經(jīng)網(wǎng)絡(luò)的典型結(jié)構(gòu)
    2.2 卷積神經(jīng)網(wǎng)絡(luò)訓(xùn)練過程的分析
        2.2.1 訓(xùn)練的前向傳播階段
        2.2.2 訓(xùn)練的反向傳播階段
    2.3 FPGA加速訓(xùn)練過程的分析
        2.3.1 訓(xùn)練過程的層內(nèi)并行性
        2.3.2 訓(xùn)練過程的層間并行性
    2.4 本章小結(jié)
第三章 基于FPGA的訓(xùn)練框架設(shè)計(jì)與優(yōu)化
    3.1 訓(xùn)練框架的整體結(jié)構(gòu)
    3.2 前向引擎和反向引擎中模塊的設(shè)計(jì)
        3.2.1 前向引擎中模塊的設(shè)計(jì)
        3.2.2 反向引擎中模塊的設(shè)計(jì)
        3.2.3 計(jì)算單元的實(shí)現(xiàn)
    3.3 訓(xùn)練框架的性能優(yōu)化
        3.3.1 優(yōu)化數(shù)據(jù)傳輸形式
        3.3.2 改進(jìn)卷積計(jì)算方式
        3.3.3 壓縮編碼隱層數(shù)據(jù)
        3.3.4 縮減反向傳播計(jì)算量
    3.4 本章小結(jié)
第四章 訓(xùn)練框架的實(shí)現(xiàn)與加速性能的測試
    4.1 訓(xùn)練框架的實(shí)現(xiàn)
        4.1.1 FPGA實(shí)現(xiàn)平臺(tái)與開發(fā)工具
        4.1.2 LeNet-5訓(xùn)練模型的實(shí)現(xiàn)
    4.2 加速性能的測試
        4.2.1 MNIST訓(xùn)練集
        4.2.2 訓(xùn)練框架的性能測試
    4.3 本章小結(jié)
第五章 總結(jié)與展望
    5.1 總結(jié)
    5.2 展望
參考文獻(xiàn)
致謝
作者簡介


【參考文獻(xiàn)】：
碩士論文
[1]基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)應(yīng)用研究[D]. 王羽.華南理工大學(xué) 2016



本文編號(hào)：3170966