在導(dǎo)彈的慣性測(cè)量單元中,陀螺儀和加速度計(jì)的測(cè)量:精度是影響制導(dǎo)率的重要因素,而導(dǎo)彈的實(shí)測(cè)會(huì)耗費(fèi)大量的人力物力。因此,將真實(shí)的慣性測(cè)量單元元引入仿真回路進(jìn)行慣導(dǎo)系統(tǒng)的半實(shí)物仿真,通過(guò)對(duì)慣性測(cè)量單元與轉(zhuǎn)臺(tái)實(shí)時(shí)數(shù)據(jù)的采集能夠測(cè)試陀螺儀的測(cè)量誤差,并依此進(jìn)行精度補(bǔ)償。由于仿真過(guò)程中非實(shí)時(shí)計(jì)算機(jī)的頻繁中斷,難以對(duì)慣性測(cè)量單元和轉(zhuǎn)臺(tái)實(shí)時(shí)數(shù)據(jù)進(jìn)行可靠地同步采集,因此研究一種穩(wěn)定、高效的同步數(shù)據(jù)采集裝置很有必要性。論文對(duì)慣導(dǎo)系統(tǒng)半實(shí)物仿真中的同步數(shù)據(jù)采集裝置進(jìn)行設(shè)計(jì),設(shè)技了由FPGA邏輯單元和應(yīng)用程序組成的同步數(shù)據(jù)采集方案。FPGA邏輯單元通過(guò)Verilog諾言對(duì)硬件邏輯進(jìn)行了自上而下的模塊化設(shè)計(jì),包括串口數(shù)據(jù)接收模塊、光纖數(shù)據(jù)接收模塊、同步誤差計(jì)數(shù)模塊、數(shù)字復(fù)接模塊以及合路數(shù)據(jù)轉(zhuǎn)發(fā)模塊,實(shí)現(xiàn)了兩路數(shù)據(jù)的同步接收、數(shù)字復(fù)接以及合路數(shù)據(jù)的上傳。應(yīng)用程序通過(guò)對(duì)USB固件程序、上位機(jī)Winform程序以及Matlab程序的設(shè)計(jì),分別實(shí)現(xiàn)對(duì)合路數(shù)據(jù)的轉(zhuǎn)發(fā)、對(duì)USB數(shù)據(jù)包的接收和整個(gè)仿真流程的控制以及對(duì)仿真結(jié)束后的姿態(tài)誤差分析。此外,對(duì)本系統(tǒng)進(jìn)行誤碼建模,并設(shè)計(jì)了誤碼檢測(cè)的方案,在FPGA中設(shè)計(jì)m序列發(fā)生器,測(cè)... 

【文章來(lái)源】：西安工業(yè)大學(xué)陜西省

【文章頁(yè)數(shù)】：81 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖１．１慣導(dǎo)系統(tǒng)半實(shí)物仿真基本結(jié)構(gòu)框圖??

數(shù)據(jù)的同步采集及上傳，上位機(jī)對(duì)接收的數(shù)據(jù)進(jìn)行數(shù)據(jù)處理并對(duì)整個(gè)仿真流程進(jìn)行控制，??而官方提供的數(shù)據(jù)接收軟件不能滿(mǎn)足需求，因此本文利用Ｃ＃語(yǔ)言對(duì)ＷｉｎＦｏｒｍ窗體應(yīng)用程??序進(jìn)行設(shè)計(jì)，用來(lái)控制整個(gè)仿真流程并對(duì)數(shù)據(jù)進(jìn)行接收，圖１．２為半實(shí)物仿真系統(tǒng)總體框??架圖。??轉(zhuǎn)臺(tái)實(shí)時(shí)免位置??ｒ￣?，??Ｉ模擬角位置?Ｉ模擬角位置Ｉ??三軸轉(zhuǎn)臺(tái)？??轉(zhuǎn)臺(tái)計(jì)算機(jī)？?仿真計(jì)算機(jī)??ｉ?ｉ??慣組?????４Ｈ?模擬加速度??開(kāi)反彈??始饋道??仿信軌??實(shí)測(cè)位姿?ｖ?ｖ?實(shí)時(shí)角位置?真號(hào)跡??程控電源?ＦＰＧＡ???Ｌｉｌ??上位機(jī)??圖１．２系統(tǒng)總體框架圖??如圖所示，該慣導(dǎo)系統(tǒng)半實(shí)物仿真由上位機(jī)、仿真計(jì)算機(jī)、轉(zhuǎn)臺(tái)下位機(jī)、三軸轉(zhuǎn)臺(tái)、??慣組、程控電源以及ＦＰＧＡ組成。兩路數(shù)據(jù)的同步采集及上位機(jī)控制的仿真流程如下：??通過(guò)串口將一條完整的彈道軌跡發(fā)送至仿真計(jì)算機(jī)進(jìn)行彈道方程的逆運(yùn)算，解算完成后，??仿真計(jì)算機(jī)發(fā)出反饋信號(hào)，上位機(jī)收到反饋信號(hào)后，通過(guò)程控電源給慣組上電，開(kāi)啟數(shù)據(jù)??接收并向仿真計(jì)算機(jī)發(fā)送開(kāi)始命令，仿真計(jì)算機(jī)接收到控制命令后，以為步長(zhǎng)向轉(zhuǎn)??臺(tái)計(jì)算機(jī)和慣組發(fā)送模擬角位置和模擬加速度，慣組根據(jù)敏感到轉(zhuǎn)臺(tái)的角位置結(jié)合模擬加??速度進(jìn)行慣導(dǎo)解算，通過(guò)ＲＳ４２２串口發(fā)送給ＦＰＧＡ，?ＦＰＧＡ在接收到每１〇７／？，發(fā)送來(lái)的一??幀串口數(shù)據(jù)的幀頭時(shí)

．本文的目的是在慣導(dǎo)測(cè)試系統(tǒng)的基礎(chǔ)，設(shè)計(jì)同步數(shù)據(jù)采集裝置配合上位機(jī)完成對(duì)慣組??數(shù)據(jù)和實(shí)時(shí)轉(zhuǎn)臺(tái)下位機(jī)數(shù)據(jù)的同步數(shù)據(jù)采集。經(jīng)過(guò)分析，整個(gè)設(shè)計(jì)的基本功能如下：??（１）能夠采集慣組２８０ｂｙｔｅ／１０ｗ，ｖ輸出的ＲＳ４２２串口數(shù)據(jù)，波特率為９２丨６００ｂｐｓ。??（２）能夠采集轉(zhuǎn)臺(tái)下位機(jī)發(fā)送ｌＯＯｂｙｔｅ／頓的光纖接口數(shù)據(jù)。??（３）采集并實(shí)時(shí)上傳每１０／＾慣組輸入的串口數(shù)據(jù)和轉(zhuǎn)臺(tái)下位機(jī)發(fā)送的實(shí)時(shí)數(shù)據(jù)，??兩路數(shù)據(jù)的采集同步誤差可控且控制在之內(nèi)，裝置的誤碼率要求控制在以?xún)?nèi)。??（４）上位機(jī)軟件能夠?qū)崟r(shí)接收兩路數(shù)據(jù)并對(duì)其進(jìn)行解析、保存和顯示。并且上位機(jī)??軟件能控制整個(gè)慣導(dǎo)系統(tǒng)的半實(shí)物仿真流程。??２．２同步數(shù)據(jù)采集裝置方案設(shè)計(jì)??本文主要研究慣導(dǎo)系統(tǒng)半實(shí)物仿真過(guò)程中對(duì)仿真轉(zhuǎn)臺(tái)和慣組的同步采集裝置，主要包??括ＦＰＧＡ邏輯單元設(shè)計(jì)及應(yīng)用程序設(shè)計(jì)。因此，該裝置的方案設(shè)計(jì)將由兩個(gè)方面展開(kāi)，??總體方案框圖如圖２．１所示，圖中細(xì)箭頭為控制信號(hào)，粗箭頭為數(shù)據(jù)信號(hào)。??ｒ?ｊ?ｒ?ｊ??

【參考文獻(xiàn)】：
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