隨著電子信息技術(shù)的飛速發(fā)展,數(shù)據(jù)處理類儀器已經(jīng)被廣泛的應(yīng)用于各個領(lǐng)域,同時人們對數(shù)據(jù)處理的各方面要求也不斷提高。示波記錄儀是一個功能強大的數(shù)據(jù)采集系統(tǒng),能同步測量多路不同組合的電信號和物理信號;同時也是一個可以捕獲和分析瞬態(tài)事件,記錄和顯示歷史事件的記錄系統(tǒng)。目前我國不具備示波記錄儀的生成能力,主要依賴進口。成功研發(fā)示波記錄儀,掌握其關(guān)鍵技術(shù),提高自主研發(fā)能力,具有深遠的現(xiàn)實意義。其中如何對通道數(shù)可變、采樣率可變的高速數(shù)據(jù)進行采集和如何實現(xiàn)對它們的實時記錄是示波記錄儀數(shù)據(jù)處理設(shè)計的核心技術(shù)和研發(fā)難點。本文主要基于以FPGA為核心的信號處理板為硬件平臺,來實現(xiàn)示波記錄儀的高速數(shù)據(jù)處理。本文首先根據(jù)示波記錄儀的功能需求和技術(shù)指標,搭建了示波記錄儀的高速數(shù)據(jù)處理構(gòu)架。然后對多通道數(shù)據(jù)采集和實時記錄兩個技術(shù)難點進行了深入剖析。對于通道采集模塊設(shè)計,要應(yīng)對通道數(shù)為1到128可變和采樣率為25kS/s到100MS/s可變的采集輸入,本文采用了統(tǒng)一按最大通道數(shù)128和最大采樣率100MS/s處理數(shù)據(jù)的總體方案。然后每個通道用200M DDR ISERDES對采集的數(shù)據(jù)進行串并轉(zhuǎn)換,再根據(jù)不同時基對應(yīng)... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：73 頁

【學位級別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 課題研究背景與意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 本文的研究內(nèi)容及結(jié)構(gòu)
第二章 示波記錄儀的高速數(shù)據(jù)處理總體方案設(shè)計
    2.1 示波記錄儀主要功能和技術(shù)指標
    2.2 示波記錄儀總體方案和功能架構(gòu)設(shè)計
        2.2.1 總體方案設(shè)計
        2.2.2 構(gòu)架設(shè)計和功能分析
    2.3 信號處理板總體方案和功能架構(gòu)設(shè)計
        2.3.1 總體方案設(shè)計
        2.3.2 系統(tǒng)架構(gòu)設(shè)計
    2.4 關(guān)鍵器件選型
        2.4.1 FPGA選型
        2.4.2 實時記錄存儲介質(zhì)選型
    2.5 本章小結(jié)
第三章 多通道采集模塊設(shè)計
    3.1 多通道采集方案分析和架構(gòu)設(shè)計
        3.1.1 多通道采集方案分析
        3.1.2 多通道采集架構(gòu)設(shè)計
        3.1.3 多通道數(shù)據(jù)采集總體介紹
    3.2 通道數(shù)據(jù)降速接收處理模塊
        3.2.1 ISERDES簡介
        3.2.2 ISERDES的端口配置
        3.2.3 ISERDES的時鐘方案設(shè)計
        3.2.4 串并轉(zhuǎn)換器設(shè)計
        3.2.5 字對齊模塊設(shè)計
    3.3 時基控制與抽點系數(shù)
    3.4 數(shù)據(jù)獲取模式
        3.4.1 正常采集
        3.4.2 峰值檢測模式
        3.4.3 高分辨率模式
    3.5 本章小結(jié)
第四章 實時記錄模塊的設(shè)計
    4.1 實時記錄功能模塊方案分析和架構(gòu)設(shè)計
        4.1.1 實時記錄功能需求分析
        4.1.2 實時記錄功能方案設(shè)計
        4.1.3 實時記錄總體構(gòu)架設(shè)計
        4.1.4 多通道實時記錄構(gòu)架設(shè)計
    4.2 DDR2 SDRAM存儲器設(shè)計
        4.2.1 DDR2 SDRAM選型
        4.2.2 MIG IP核簡介
        4.2.3 MIG IP核讀寫時序分析
        4.2.4 實時數(shù)據(jù)的讀寫操作
        4.2.5 DDR2實現(xiàn)乒乓操作
    4.3 PCIe接口設(shè)計
        4.3.1 PCIe協(xié)議簡介
        4.3.2 PEX8311簡介
        4.3.3 基于PEX8311的本地接口設(shè)計
        4.3.4 本地I/O讀寫時序控制
    4.4 本章小結(jié)
第五章 實驗驗證和分析
    5.1 實驗平臺和流程
    5.2 多通道采集模塊功能測試
        5.2.1 基于ISERDES的降速模塊功能測試
        5.2.2 數(shù)據(jù)獲取模式功能測試
    5.3 實時記錄模塊功能測試
        5.3.1 乒乓操作功能測試
        5.3.2 PCIe接口功能測試
    5.4 本章小結(jié)
第六章 總結(jié)與展望
    6.1 全文總結(jié)
    6.2 后續(xù)工作展望
致謝
參考文獻


【參考文獻】：
碩士論文
[1]基于PCIe的高速數(shù)據(jù)采集卡的FPGA設(shè)計與實現(xiàn)[D]. 林坤.電子科技大學 2013
[2]四通道數(shù)字示波器數(shù)據(jù)采集與存儲設(shè)計[D]. 滕志超.電子科技大學 2009



本文編號：2945415