本文關(guān)鍵詞：基于SOPC的控制模塊及其IP核設(shè)計(jì)技術(shù)研究，由筆耕文化傳播整理發(fā)布。

【摘要】：視頻監(jiān)控、航空航天、醫(yī)療器械、汽車電子等領(lǐng)域往往需要控制模塊承擔(dān)系統(tǒng)管理、系統(tǒng)監(jiān)控、實(shí)時數(shù)據(jù)處理等功能。隨著嵌入式系統(tǒng)應(yīng)用的高速發(fā)展,對控制模塊有高性能、多功能、小型化、靈活性、實(shí)時性、低功耗等需求。常用的處理器結(jié)合外設(shè)的控制模塊架構(gòu)集成化低、硬件結(jié)構(gòu)大、不夠靈活、軟硬件交互開銷大。SOPC (System-on-a-Programmable-Chip,即可編程片上系統(tǒng))是近年來發(fā)展起來的系統(tǒng)級可編程芯片技術(shù),具有高集成、靈活性、軟硬件協(xié)作等優(yōu)點(diǎn)。針對新型控制模塊應(yīng)用需求,本文在高性能嵌入式平臺的開發(fā)中,研究基于SOPC的控制模塊及其IP核的設(shè)計(jì)技術(shù),能夠靈活高效地實(shí)現(xiàn)復(fù)雜嵌入式系統(tǒng)控制模塊的應(yīng)用需求。本文主要工作如下：(1)針對高性能嵌入式開發(fā)平臺的功能及需求,提出了一種基于SOPC芯片的系統(tǒng)設(shè)計(jì)方案；(2)針對軟硬件交互的需求,分析了SOPC平臺的特點(diǎn),研究了基于SOPC的處理器和FPGA互連的方案,提出了一種基于雙互聯(lián)結(jié)構(gòu)的FPGA總體框架；(3)針對流數(shù)據(jù)處理的具體需求,設(shè)計(jì)了一種基于AXI-Stream協(xié)議的IP核互聯(lián)方式,并基于該互聯(lián)方式提出了一種具有高吞吐、多級緩存、同時讀寫、流水線工作特點(diǎn)的DDR緩存模塊方案；(4)針對板卡互連的需求,研究了板卡互連的方式,采用軟硬件緊密結(jié)合的設(shè)計(jì)方法,實(shí)現(xiàn)了基于RapidIO的用戶自定義協(xié)議的板間數(shù)據(jù)傳輸功能；(5)設(shè)計(jì)并實(shí)現(xiàn)了三路CAN/RS-422通道的部分動態(tài)可重配置功能以及主控板CPU接口模塊IP核。通過實(shí)際平臺的實(shí)驗(yàn)與測試,結(jié)果表明基于雙互聯(lián)結(jié)構(gòu)的控制模塊能夠很好的實(shí)現(xiàn)高性能嵌入式開發(fā)平臺的系統(tǒng)控制、數(shù)據(jù)傳輸、數(shù)據(jù)緩存、動態(tài)可重配置等功能。DDR緩存模塊實(shí)現(xiàn)同時讀寫、流水線工作模式等功能；三路CAN/RS-422通道具備部分動態(tài)可重配置能力；基于RapidIO協(xié)議和DMA通道的板間數(shù)據(jù)傳輸速率約為327MB/s,達(dá)到理論帶寬63.2%。
【關(guān)鍵詞】：SOPC 軟硬件協(xié)同 數(shù)據(jù)緩存模塊 RapidIO 嵌入式系統(tǒng)
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP273
【目錄】：

• 致謝4-5
• 摘要5-6
• ABSTRACT6-11
• 1 緒論11-17
• 1.1 課題的背景11-12
• 1.2 國內(nèi)外研究現(xiàn)狀12-13
• 1.3 總結(jié)和意義13
• 1.4 課題研究內(nèi)容和文章組織結(jié)構(gòu)13-17
• 1.4.1 論文主要工作13-14
• 1.4.2 文章組織結(jié)構(gòu)14-17
• 2 SOPC相關(guān)技術(shù)概述17-25
• 2.1 SOPC平臺17-18
• 2.2 部分動態(tài)可重配置18-19
• 2.3 RapidIO協(xié)議19-21
• 2.4 AXI協(xié)議21-23
• 2.5 本章小結(jié)23-25
• 3 硬件平臺設(shè)計(jì)25-29
• 3.1 設(shè)計(jì)依據(jù)和主要功能指標(biāo)25
• 3.2 系統(tǒng)硬件方案設(shè)計(jì)25-28
• 3.2.1 系統(tǒng)結(jié)構(gòu)25-26
• 3.2.2 硬件方案設(shè)計(jì)26-28
• 3.3 本章小結(jié)28-29
• 4 SOPC控制模塊研究與設(shè)計(jì)29-87
• 4.1 需求分析29-30
• 4.1.1 外接接口29-30
• 4.1.2 功能需求30
• 4.2 FPGA總體設(shè)計(jì)30-39
• 4.2.1 互連總線技術(shù)研究30-32
• 4.2.2 雙互聯(lián)結(jié)構(gòu)控制模塊設(shè)計(jì)32-39
• 4.3 DDR緩存模塊設(shè)計(jì)39-58
• 4.3.1 應(yīng)用框架研究39-42
• 4.3.2 DDR控制器設(shè)計(jì)42-49
• 4.3.3 DDR控制器實(shí)現(xiàn)49-58
• 4.4 RapidIO板間數(shù)據(jù)傳輸模塊設(shè)計(jì)58-73
• 4.4.1 拓?fù)浣Y(jié)構(gòu)研究58-60
• 4.4.2 傳輸過程設(shè)計(jì)60-65
• 4.4.3 傳輸模塊實(shí)現(xiàn)65-73
• 4.5 部分動態(tài)可重配置模塊設(shè)計(jì)73-79
• 4.5.1 部分動態(tài)可重配置技術(shù)研究73-75
• 4.5.2 部分動態(tài)可重配置模塊實(shí)現(xiàn)75-79
• 4.6 CPU接口模塊設(shè)計(jì)79-85
• 4.6.1 接口模塊設(shè)計(jì)及實(shí)現(xiàn)79-83
• 4.6.2 CPU與SOPC交互功能實(shí)現(xiàn)83-85
• 4.7 本章小結(jié)85-87
• 5 系統(tǒng)正確性驗(yàn)證87-103
• 5.1 DDR功能模塊驗(yàn)證88-95
• 5.1.1 DDR控制模功能測試88-92
• 5.1.2 DDR效率測試92-94
• 5.1.3 DDR測試總結(jié)94-95
• 5.2 RapidIO互連模塊驗(yàn)證95-101
• 5.2.1 功能測試95-97
• 5.2.2 速率測試97-101
• 5.3 部分動態(tài)可重配置驗(yàn)證101-102
• 5.3.1 基于JTAG配置動態(tài)可重配置101-102
• 5.4 本章小結(jié)102-103
• 6 總結(jié)和展望103-105
• 6.1 總結(jié)103
• 6.2 展望103-105
• 參考文獻(xiàn)105-109
• 作者簡歷109

【相似文獻(xiàn)】

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